基于PowerPC架构中央处理器的核心板的制作方法
【专利摘要】本实用新型公开了一种基于PowerPC架构中央处理器的核心板，包括中央处理器、现场可编程门阵列、复杂可编程逻辑器件、电源模块、复位模块、时钟模块、通信单元以及存储单元；现场可编程门阵列与中央处理器连接，复杂可编程逻辑器件与中央处理器、现场可编程门阵列、电源模块、复位模块以及时钟模块连接；通信单元包括与中央处理器连接的千兆以太网模块、千兆以太网交换机以及与现场可编程门阵列连接的RS232收发器、RS422收发器、LVTTL缓冲器；存储单元包括与中央处理器连接的DRAM、eMMC以及SSD。本实用新型提供的核心板，集成度高、体积小、外设接口丰富，适合于集成到用户目标板卡内，缩短设计人员的产品开发时间。
【专利说明】
基于Powe r PG架构中央处理器的核心板
技术领域
[0001 ]本实用新型涉及集成电路技术领域，具体涉及一种基于PowerPC架构中央处理器的核心板。
【背景技术】
[0002]核心板是将迷你PC的核心功能打包封装的一块电子主板。大多数核心板集成了中央处理器(CPU，Central Processing Unit)、存储设备以及引脚，通过引脚与配套底板连接在一起从而实现某个领域的系统芯片。一方面，由于核心板集成了核心的通用功能，所以它可以定制各种不同的底板，大大提高了单片机的开发效率;另一方面，核心板作为一块独立的模块分离出来，也降低了开发难度，增加了系统的稳定性和可维护性。
[0003]中央处理器是核心板中最重要的一个部分。随着嵌入式技术的快速发展，科技领域产生了众多的中央处理器架构和标准，各种中央处理器型号更是不断涌现。例如，目前市场上流行的中央处理器类型包括ARM、P0wer、DSP、M⑶、MIPS等，具体器件型号更是高达成百上千种。各种中央处理器的总线接口和外设接口又都是千差万别，很难找到一种中央处理器能灵活定制其外设，造成最终产品的设计中，难以用单个中央处理器来提供所有的特殊接口，不能实现设计兼容性的最大化。
【实用新型内容】
[0004]本实用新型所要解决的是现有的核心板难以用单个中央处理器提供所有特殊接口、不能实现设计兼容性最大化的问题。
[0005]本实用新型通过下述技术方案实现:
[0006]基于PowerPC架构中央处理器的核心板，包括中央处理器、现场可编程门阵列、复杂可编程逻辑器件、电源模块、复位模块、时钟模块、通信单元以及存储单元;其中，所述现场可编程门阵列通过eLBC接口和GP1接口与所述中央处理器连接，所述复杂可编程逻辑器件与所述中央处理器、所述现场可编程门阵列、所述电源模块、所述复位模块以及所述时钟模块连接;所述通信单元包括千兆以太网模块、千兆以太网交换机、RS232收发器、RS422收发器以及LVTTL缓冲器，所述千兆以太网模块和所述千兆以太网交换机通过RGMII接口与所述中央处理器连接，所述RS232收发器和所述RS422收发器通过UART接口与所述现场可编程门阵列连接，所述LVTTL缓冲器通过GP1接口与所述现场可编程门阵列连接;所述存储单元包括DRAM、eMMC以及SSD，所述DRAM通过内存控制器连接所述中央处理器，所述eMMC通过eMMC总线连接所述中央处理器，所述SSD通过高速串行接口连接所述中央处理器。
[0007]本实用新型提供的通用核心板，具有电源状态管理和工作状态监控功能，支持低功耗和唤醒操作，并具有SSD、eMMC以及DRAM存储器件，具有千兆以太网模块和千兆以太网交换机，引出RS232收发器、RS422收发器以及LVTTL缓冲器，为中央处理器提供eLBC接口和GP1接口到现场可编程门阵列。该核心板集成度高、体积小、外设接口丰富，适合于集成到用户目标板卡内，缩短设计人员的产品开发时间。
[0008]可选的，所述中央处理器为飞思卡尔半导体公司的P2040处理器。
[0009]可选的，所述现场可编程门阵列为赛灵思公司的XC7K325T芯片。
[0010]可选的，所述复杂可编程逻辑器件为阿尔特拉公司的EPM2210芯片。
[0011]可选的，所述千兆以太网交换机通过RGMn接口连接扩展的千兆以太网模块和加密模块。
[0012]可选的，所述基于PowerPC架构中央处理器的核心板还包括与所述中央处理器连接的第一GP1接口、第一光模块以及SR1交换芯片。
[0013]可选的，所述基于PowerPC架构中央处理器的核心板还包括与所述现场可编程门阵列连接的第二 GP1接口和第二光模块。
[0014]本实用新型与现有技术相比，具有如下的优点和有益效果:
[0015]本实用新型提供的基于PowerPC架构中央处理器的通用核心板，能够提供丰富多样的外设接口，通用性、兼容性强，能适应大部分新产品的开发及原有产品的升级，从而缩短设计人员的产品开发时间，降低产品开发成本。同时，本核心板还具有集成度高、体积小的优点。
【附图说明】
[0016]此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中:
[0017]图1是本实用新型实施例的基于PowerPC架构中央处理器的核心板的结构示意图。
【具体实施方式】
[0018]为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。
实施例
[0019]图1是本实用新型实施例的通用核心板的结构示意图，所述通用核心板包括中央处理器10、现场可编程门阵列(FPGA，Field Programming Gate Array)ll、复杂可编程逻辑器件(CPLD,Complex Programmable Logic Device)12、电源模块 131、复位模块 132、时钟模块133、通信单元以及存储单元。以上所述的各模块之间的通信接口如下:
[0020]在本实施例中，所述中央处理器(CI3U,Central Processing Unit)10为飞思卡尔半导体公司的P2040处理器。P2040处理器基于PowerPC的架构，主频IGHz，内嵌了增强的通信处理单元和加密单元。POWER的全称为Performance Optimized With Enhanced RISC，即增强RISC性能优化，是1991年由Apple、IBM、Motorola组成的A頂联盟所发展出的微处理器架构，具有结构简单、效率高、伸缩性好、方便灵活的特点。
[0021 ] 所述现场可编程门阵列11通过增强型本地总线控制器(eLBC，Enhance Local BusController )接口和通用输入输出(GP10 ,General Purpose Input Output)接口与所述中央处理器10连接。在本实施例中，所述现场可编程门阵列11为赛灵思公司的XC7K325T芯片，XC7K325T芯片是一种低功耗、高性能的FPGA芯片。FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。现代FPGA还集成了高速串行收发器(Serdes)，可实现多种高速串行总线协议。
[0022]所述复杂可编程逻辑器件12与所述中央处理器10、所述现场可编程门阵列11、所述电源模块131、所述复位模块132以及所述时钟模块133连接。在本实施例中，所述复杂可编程逻辑器件12为阿尔特拉公司的EPM2210芯片。具体地，所述电源模块131将+12V电源通过DC-DC电源模块将电源转换为所述复杂可编程逻辑器件12所需电源，所述复杂可编程逻辑器件12作为系统的监测单元，控制系统的电源、复位以及时钟。核心板所需的电源+3.3V、+2.5V、+1.5V、+1.2V、+1.0V由受控的电源模块131进行转换实现，通过管理电源模块131实现核心板以及系统的电源管理和系统的状态监测。所述时钟模块133为板内器件提供各种时钟，本核心板使用可编程的时钟芯片，在板卡中提供多个频点，包括1 O M H z、5 O M H z、64MHz、16.384MHz等频点。所述复位模块132为板内器件提供上电复位、冷复位、热复位、看门狗复位等复位管理功能。
[0023]所述通信单元包括千兆以太网模块141、千兆以太网交换机142、RS232收发器161、RS422收发器162以及LVTTL缓冲器163。所述千兆以太网模块141和所述千兆以太网交换机142通过RGMII接口与所述中央处理器10连接，千兆以太网是建立在基础以太网标准之上的技术。千兆以太网和大量使用的以太网与快速以太网完全兼容，并利用了原以太网标准所规定的全部技术规范，其中包括CSMA/⑶协议、以太网帧、全双工、流量控制以及IEEE802.3标准中所定义的管理对象。千兆以太网最高线速率1.0Gbps，采用8B10B编码，在全双工模式下，最高可实现200MB的双向传输带宽。在本实施例中，使用P2040芯片上的一路RGMII接口实现千兆以太网，与所述千兆以太网模块141连接，提供单独数据交互;使用P2040芯片上的另一路RGMII接口与所述千兆以太网交换机142连接，实现千兆以太网扩展对外的以太网接口，所述千兆以太网交换机142通过RGMII接口连接扩展的千兆以太网模块143和加密模块144。所述加密模块144通过内部扩展的SR1嵌入系统中，实现高速的数据加密和解密操作。系统通信过程中的数据链路不能保证链路数据不会泄露，那么保障通信数据的安全性尤为重要，特别是那些敏感信息，数据加密就是解决数据安全的主要手段。所述加密模块144主要完成把即将发送的数据进行加密操作，对于接收到的已经加密的数据进行解密操作。
[0024]所述RS232收发器161、所述RS422收发器162以及所述LVTTL缓冲器163通过通用异步收发传输器(UART，Universal Asynchronous Receiver Transmitter)接口与所述现场可编程门阵列11连接。RS422总线和RS232总线均符合EIA制定的串行数据通信接口标准，被广泛用于计算机串行接口外设连接和工业控制、现场通信、远距离通信等场合。RS232采用单端电平标准，以+3?+15V表示数据O，以-3—15V表示数据I; RS422采用差分电平标准，因而传输速率更高，使用四线全双工传输方式。在本实施例中，所述RS232收发器161以XC7K325T芯片的内部逻辑资源来实现16路UART，通过RS232电平收发器输出，通过16.384MHz时钟或10MHz时钟来实现可编程波特率，从4800到IMHz可调;所述RS422收发器162以XC7K325T芯片的内部逻辑资源来实现16路UART，通过RS422电平收发器输出，通过16.384MHz时钟或10MHz时钟来实现可编程波特率，从115200到1MHz可调;所述LVTTL缓冲器163以XC7K325T芯片的内部逻辑资源实现24路GP10，各路输入/输出方向可自定义，从而实现灵活的多用途离散数字信号线，通过LVTTL电平的自适应双向缓冲器输出。
[0025]所述存储单元包括动态随机存取存储器(DRAM，Dynamic Random Access Memory)151、嵌入式多媒体卡(eMMC，Embedded Multi Media Card)152以及固态硬盘(SSD，SolidState Drives)153，所述动态随机存取存储器151通过内存控制器连接所述中央处理器10，所述嵌入式多媒体卡152通过eMMC总线连接所述中央处理器10，所述固态硬盘153通过高速串行接口连接所述中央处理器10。随着现代总线通信技术的发展，总线通信数据率越来越高，传统的并行总线出现越来越多的问题，例如在高频率下多路信号间变得不易对齐、并行导线之间的相互干扰变得严重等，导致传输的数据变得无法恢复。而串行总线因为导线少，并且采用差分电压进行传输，可以通过不断提高时钟频率来提高传输速率，例如常见的以太网、PC1-E、SATA等总线均采用高速串行总线，以少量的线缆即可达到很高的数据带宽。进一步，所述动态随机存取存储器151为双倍速率(DDR，Double Data Rate)动态随机存取存储器。所述固态硬盘153是用固态电子存储芯片阵列而制成的硬盘，由控制单元和存储单元组成。在本实施例中，所述固态硬盘153是以单封装芯片形式，具有体积小、功耗低、可靠性高的特点。
[0026]本实施例的核心板还包括:与所述中央处理器10连接的第一GP1接口 171、第一光模块172以及SR1交换芯片173;与所述现场可编程门阵列11连接的第二 GP1接口 181和第二光模块182。通过配置P2040芯片的高速接口为Serial Rapid I/O接口，可以获得2 X I路的高速通信接口，外挂的SR1交换芯片173可以对外扩展2X2路Serial Rapid I/O接口，对内扩展I X 2路Serial Rapid I/O接口。
[0027]综上所述，本实施例提供的核心板具有多种总线接口和外设接口，将其应用于产品设计中，可以满足不同产品的不同需求，从而实现设计兼容性的最大化，保证核心板的通用性和兼容性，使之适应大部分新产品的开发及原有产品的升级，从而缩短产品开发的周期，降低产品开发的成本。
[0028]以上所述的【具体实施方式】，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的【具体实施方式】而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种基于PowerPC架构中央处理器的核心板，其特征在于，包括中央处理器、现场可编程门阵列、复杂可编程逻辑器件、电源模块、复位模块、时钟模块、通信单元以及存储单元;其中， 所述现场可编程门阵列通过eLBC接口和GP1接口与所述中央处理器连接，所述复杂可编程逻辑器件与所述中央处理器、所述现场可编程门阵列、所述电源模块、所述复位模块以及所述时钟模块连接； 所述通信单元包括千兆以太网模块、千兆以太网交换机、RS232收发器、RS422收发器以及LVTTL缓冲器，所述千兆以太网模块和所述千兆以太网交换机通过RGMII接口与所述中央处理器连接，所述RS232收发器和所述RS422收发器通过UART接口与所述现场可编程门阵列连接，所述LVTTL缓冲器通过GP1接口与所述现场可编程门阵列连接； 所述存储单元包括DRAM、eMMC以及SSD，所述DRAM通过内存控制器连接所述中央处理器，所述eMMC通过eMMC总线连接所述中央处理器，所述SSD通过高速串行接口连接所述中央处理器。2.根据权利要求1所述的基于PowerPC架构中央处理器的核心板，其特征在于，所述中央处理器为飞思卡尔半导体公司的P2040处理器。3.根据权利要求1所述的基于PowerPC架构中央处理器的核心板，其特征在于，所述现场可编程门阵列为赛灵思公司的XC7K325T芯片。4.根据权利要求1所述的基于PowerPC架构中央处理器的核心板，其特征在于，所述复杂可编程逻辑器件为阿尔特拉公司的EPM2210芯片。5.根据权利要求1所述的基于PowerPC架构中央处理器的核心板，其特征在于，所述千兆以太网交换机通过RGM Π接口连接扩展的千兆以太网模块和加密模块。6.根据权利要求1所述的基于PowerPC架构中央处理器的核心板，其特征在于，还包括与所述中央处理器连接的第一GP1接口、第一光模块以及SR1交换芯片。7.根据权利要求1所述的基于PowerPC架构中央处理器的核心板，其特征在于，还包括与所述现场可编程门阵列连接的第二 GP1接口和第二光模块。
【文档编号】G06F15/78GK205692166SQ201620558158
【公开日】2016年11月16日
【申请日】2016年6月12日 公开号201620558158.5, CN 201620558158, CN 205692166 U, CN 205692166U, CN-U-205692166, CN201620558158, CN201620558158.5, CN205692166 U, CN205692166U
【发明人】王彬, 雷宇, 孙海飙, 戴荣, 阴陶, 林峰
【申请人】成都傅立叶电子科技有限公司