晶体管及其形成方法与流程

本发明涉及半导体制作领域，特别涉及一种晶体管及其形成方法。

背景技术：

金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

现有技术提供了一种MOS晶体管的制作方法。包括：提供半导体基底，在所述半导体基底形成隔离结构，所述隔离结构之间的半导体基底为有源区，在所述有源区内形成阱区(未示出)；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压；在所述隔离结构之间的半导体基底上依次形成栅介质层和栅电极，所述栅介质层和栅电极构成栅极结构；进行氧化工艺，形成覆盖所述栅极结构的氧化层；进行浅掺杂离子注入，在栅极结构两侧的半导体基底内形成源/漏延伸区；以所述栅极结构为掩膜，对栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区和漏区，所述源区和漏区的深度大于源/漏延伸区的深度。

现有技术形成的晶体管的性能仍有待提升。

技术实现要素：

本发明解决的问题是怎样提高减少短沟道效应的产生。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：

提供半导体衬底，所述半导体衬底内形成有凹槽；

在所述凹槽的侧壁表面上形成隔离层；

形成填充满凹槽的第一外延层，所述第一外延层覆盖所述侧墙，且所述第一外延层的表面高于半导体衬底的表面；

在所述第一外延层两侧的半导体衬底上形成第二外延层，所述第二外延层表面的高于第一外延层的表面；

对第一外延层和第二外延层进行掺杂；

在所述第一外延层和第二外延层上形成非掺杂的第三外延层；

在所述第一外延层正上方的第三外延层表面上形成栅介质层和位于栅介质层上的栅电极，所述栅电极的宽度小于凹槽的宽度；

以所述栅电极为掩膜，进行浅掺杂离子注入，在栅介质层和栅电极两侧的第三外延层内和部分第一外延层内形成浅掺杂区；

在所述栅电极和栅介质层的侧壁表面形成侧墙；

以所述栅电极和侧墙为掩膜，进行深掺杂离子注入，在所述栅电极和侧墙两侧的第三外延层、第二外延层和半导体衬底内形成深掺杂区，深掺杂区的深度大于浅掺杂区的深度。

可选的，所述凹槽和隔离层的形成过程为：在所述半导体衬底上形成硬掩膜层，所述硬掩膜层中具有暴露出半导体衬底表面的开口；以所述硬掩膜层为掩膜，沿开口刻蚀所述半导体衬底，在所述半导体衬底中形成凹槽；在所述凹槽的侧壁和底部形成隔离材料层；刻蚀去除凹槽底部的隔离材料层，在所述凹槽的侧壁表面上形成隔离层。

可选的，所述硬掩膜层为单层或多层堆叠结构。

可选的，所述硬掩膜层的厚度为100～300A。

可选的，所述第一外延层、第二外延层和第三外延层的材料为半导体材料。

可选的，所述半导体材料为硅、锗、碳化硅或锗化硅。

可选的，所述第一外延层的表面与硬掩膜层的表面齐平。

可选的，所述第一外延层的形成过程为：形成填充满凹槽和开口的第一外延材料层；平坦化所述第一外延材料层，以硬掩膜层的表面为停止层，在凹槽和开口中形成第一外延层。

可选的，在形成第一外延层后，在第一外延层的表面形成停止层。

可选的，所述停止层的形成工艺为热氧化，停止层的材料为氧化硅。

可选的，所述第二外延层的形成过程为：在形成停止层后，去除所述硬掩膜层，暴露出停止层两侧的半导体衬底表面；形成覆盖所述停止层和半导体衬底表面的第二外延材料层；平坦化所述第二外延材料层，直至暴露出停止层的表面，在停止层两侧的半导体衬底上形成第二外延层。

可选的，去除所述停止层；对第一外延层和第二外延层进行掺杂，以调节晶体管的阈值电压。

可选的，所述凹槽的宽度为50～500nm，隔离层的宽度为2～20nm，栅电极的宽度为10～30nm。

可选的，所述栅电极的宽度为凹槽的宽度的20％～80％。

可选的，所述浅掺杂离子注入的能量为1～100kev，剂量为1E13～1E15atom/cm²。

可选的，所述重掺杂离子注入的能量为2～100kev，剂量为1E13～2E15atom/cm²。

本发明还提供了一种晶体管，包括：

半导体衬底，位于半导体衬底内的凹槽；

位于凹槽的侧壁表面上的隔离层；

填充满凹槽的第一外延层，所述第一外延层覆盖所述侧墙，且所述第一外延层的表面高于半导体衬底的表面；

位于第一外延层两侧的半导体衬底上的第二外延层，所述第二外延层表面的高于第一外延层的表面，所述第一外延层和第二外延层内掺杂有杂质离子；

位于所述第一外延层和第二外延层上的非掺杂的第三外延层；

位于所述第一外延层正上方的第三外延层表面上的栅介质层和位于栅介质层上的栅电极，所述栅电极的宽度小于凹槽的宽度；

位于栅介质层和栅电极两侧的第三外延层内和部分第一外延层内的浅掺杂区；

位于所述栅电极和栅介质层的侧壁表面的侧墙；

位于所述栅电极和侧墙两侧的第三外延层、第二外延层和半导体衬底内的深掺杂区，深掺杂区的深度大于浅掺杂区的深度。

可选的，所述第一外延层、第二外延层和第三外延层的材料为半导体材料。

可选的，所述凹槽的宽度为50～500nm，隔离层的宽度为2～20nm，栅电极的宽度为10～30nm。

可选的，所述栅电极的宽度为凹槽的宽度的20％～80％。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的晶体管的形成方法，在半导体衬底内形成有凹槽后，在所述凹槽的侧壁表面上形成隔离层；形成填充满凹槽的第一外延层，所述第一外延层覆盖所述侧墙，且所述第一外延层的表面高于半导体衬底的表面；在所述第一外延层两侧的半导体衬底上形成第二外延层，所述第二外延层表面的高于第一外延层的表面；对第一外延层和第二外延层进行掺杂；在所述第一外延层和第二外延层上形成非掺杂的第三外延层；在所述第一外延层正上方的第三外延层表面上形成栅介质层和位于栅介质层上的栅电极，所述栅电极的宽度小于凹槽的宽度；以所述栅电极为掩膜，进行浅掺杂离子注入，在栅介质层和栅电极两侧的第三外延层内和部分第一外延层内形成浅掺杂区；在所述栅电极和栅介质层的侧壁表面形成侧墙；以所述栅电极和侧墙为掩膜，进行深掺杂离子注入，在所述栅电极和侧墙两侧的第三外延层、第二外延层和半导体衬底内形成深掺杂区，深掺杂区的深度大于浅掺杂区的深度。形成的浅掺杂区部分位于隔离层上方，而形成的重掺杂区位于隔离层两侧的半导体衬底内，浅掺杂区和重掺杂区构成源区和漏区，隔离层的存在使得源区和漏区之间的大部分导通路径或扩散路径被隔离层阻挡，从而减小了源区和漏区之间的漏电流，防止了短沟道效应的产生。

另外，所述栅电极的宽度小于凹槽的宽度，在以栅电极为掩膜采用离子 注入形成浅掺杂区和重掺杂区时，使得形成的浅掺杂区部分位于隔离层207上方，而形成的重掺杂区位于隔离层两侧的半导体衬底内，同时使得形成的晶体管的占据半导体衬底的横向尺寸较小。

进一步，所述停止层的形成工艺为热氧化或炉管氧化工艺，停止层的材料为氧化硅，采用热氧化硅或炉管氧化工艺可以选择性或自对准的在第一外延层的表面上形成停止层，因而形成的停止层的位置精度较高，使得后续形成的第二外延层的位置和精度较高。

本发明的晶体管，源区和漏区隔离层的存在，减小了源区和漏区之间的漏电流，防止了短沟道效应的产生。

附图说明

图1～图16为本发明实施例晶体管的形成过程的结构示意图。

具体实施方式

如背景所言现有技术形成的晶体管的性能仍有待提升，比如现有的晶体管的源区和漏区之间容易产生漏电流，容易产生短沟道效应。

为此，本发明提供了一种晶体管及其形成方法，本发明的晶体管的浅掺杂区部分位于隔离层上方，而形成的重掺杂区位于隔离层两侧的半导体衬底内，使得源区和漏区之间的大部分导通路径或扩散路径被隔离层阻挡，减小了源区和漏区之间的漏电流，防止了短沟道效应的产生。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1～图16为本发明实施例晶体管的形成过程的结构示意图。

参考图1和图2，提供半导体衬底200，所述半导体衬底200内形成有凹槽205。

所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、 碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底200的材料为硅。

所述凹槽205中后续形成隔离层和第一外延层。

所述凹槽205的形成过程为：在所述半导体衬底200上形成硬掩膜层204，所述硬掩膜层204中具有暴露出半导体衬底200表面的开口；以所述硬掩膜层为掩膜，沿开口刻蚀所述半导体衬底200，在所述半导体衬底200中形成凹槽205。

在一实施例中，所述凹槽205的宽度为50～500nm。

所述硬掩膜层204不仅作为刻蚀半导体衬底200形成凹槽205时的掩膜，所述硬掩膜层204的还作为后续形成第一外延层时的停止层，所述硬掩膜层204的厚度决定后续形成的第一外延层高于半导体衬底的部分的厚度。在一实施例中，所述硬掩膜层204的厚度为100～300埃。

所述硬掩膜层204可以为单层或多层(≥2层)堆叠结构，本实施例中，所述硬掩膜层204为双层堆叠结构，包括位于半导体衬底上的氧化硅层201和位于氧化硅层201表面的氮化硅层202。所述氧化硅层201和氮化硅层202的形成工艺为化学气相沉积，所述氧化硅层201的厚度为50～150埃，所述氮化硅层202的厚度为250～1500埃，通过光刻和刻蚀工艺在所述硬掩膜层204中形成开口。

参考图3和图4，在所述凹槽205的侧壁表面上形成隔离层207。

所述隔离层207用于阻挡后续形成的源区和漏区之间的漏电流，以及防止后续形成的重掺杂区中的掺杂离子向隔离层207之间的第一外延层中扩散。

所述隔离层207的形成过程为：在所述凹槽205的侧壁和底部形成隔离材料层206，形成所述隔离材料层206采用热氧化或炉管氧化，以使隔离材料层206选择性的形成在凹槽205的侧壁和底部表面；刻蚀去除凹槽205底部的隔离材料层，在所述凹槽205的侧壁表面上形成隔离层207。

本实施例中，所述隔离层207的材料为氧化硅，所述隔离层207的高度 等于凹槽205的深度，后续在第一凹槽和开口中形成第一外延层时，使得隔离层207的顶部表面低于第一外延层的表面。在本发明的其他实施例中，所述隔离层207可以为其他合适的隔离材料，比如氮氧化硅等。

在一实施例中，所述隔离层207的厚度为2～20nm，在保持足够的阻挡能力的同时，减少占据凹槽205的空间。

参考图5，形成填充满凹槽205(参考图4)的第一外延层208，所述第一外延层208覆盖所述侧墙207，且所述第一外延层208的表面高于半导体衬底200的表面。

所述第一外延层208的表面高于半导体衬底200的表面(或者隔离层207的顶部表面)，晶体管工作时，所述高于半导体衬底200表面的部分第一外延层208中形成部分导电沟道。

所述第一外延层208作为晶体管的阱区，所述第一外延层208材料为半导体材料。所述半导体材料为硅、锗、碳化硅或锗化硅。本实施例中，所述第一外延层208的材料为硅。

在一实施例中，高于半导体衬底200表面的部分第一外延层208的厚度为30～300nm。

所述第一外延层208的形成过程为：形成填充满凹槽和开口的第一外延材料层；平坦化所述第一外延材料层，以硬掩膜层204的表面为停止层，在凹槽和开口中形成第一外延层208。

所述第一外延材料层的形成工艺为外延工艺或化学气相沉积工艺。平坦化所述第一外延材料层采用化学机械研磨工艺。

参考图6至图9，在所述第一外延层208两侧的半导体衬底200上形成第二外延层211，所述第二外延层211表面的高于第一外延层208的表面。

首先请参考图6，在形成第一外延层208后，在第一外延层208的表面形成停止层209。

所述停止层209作为形成第二外延层时的研磨停止层。

本实施例中，所述停止层209的材料为氧化硅，停止层209的形成工艺 为热氧化或炉管氧化工艺。在一实施例中，所述热氧化硅或炉管氧化工艺采用的气体为O₂，O₂的流量为50～200sccm，腔室温度为150～300摄氏度。在本发明的其他实施例中，所述停止层可以为其他合适的材料，所述停止层也可以通过沉积和刻蚀工艺形成在所述第一外延层表面。

所述形成的停止层209的厚度小于高于半导体衬底200表面的部分第一外延层208的厚度，使得停止层209底部的第一外延层208的表面仍高于隔离层207的顶部表面，后续第一外延层208两侧形成的深掺杂区与第一外延层208中形成导电沟道之间的导通路径不会受到影响。

采用热氧化硅或炉管氧化工艺可以选择性或自对准的在第一外延层208的表面上形成停止层209，因而形成的停止层209的位置精度较高，使得后续形成的第二外延层的位置和精度较高，并且在形成停止层209时，所述硬掩膜层204仍保留着，所述硬掩膜层204保护停止层209底部的第一外延层208的侧壁不会被氧化。

请参考图7，去除所述硬掩膜层204(参考图6)，暴露出停止层209两侧的半导体衬底200表面。

去除所述硬掩膜层204的工艺为各向异性的湿法刻蚀或干法刻蚀，在一实施例中，采用湿法刻蚀去除所述硬掩膜层，湿法刻蚀采用的溶液为磷酸溶液以及稀释的氢氟酸溶液。

参考图8和图9，形成覆盖所述停止层209和半导体衬底200表面的第二外延材料层210；平坦化所述第二外延材料层210，直至暴露出停止层209的表面，在停止层209两侧的半导体衬底200上形成第二外延层211。

所述第二外延层211用于形成晶体管的部分源区和漏区。

所述第二外延层211材料为半导体材料，所述半导体材料为可以硅、锗、碳化硅或锗化硅。本实施例中，所述第二外延层211的材料为硅。

所述第二外延材料层210的形成工艺为外延工艺或化学气相沉积工艺，平坦化所述第二外延材料层210采用化学机械研磨工艺。

参考图10，去除所述停止层209(参考图9)；对第一外延层208和第二 外延层211进行掺杂。

第一外延层和第二外延层进行掺杂的目的是调节晶体管的阈值电压。

所述掺杂工艺为离子注入，掺杂的杂质离子为N型杂质离子或P型杂质离子。根据形成晶体管的类型，选择杂质离子的类型。

参考图11，在所述第一外延层208和第二外延层211上形成非掺杂的第三外延层212。

所述第三外延层212的作为晶体管的沟道层，厚度为1～20nm。

所述第三外延层212中未掺杂杂质离子，从而防止了杂质离子会在掺杂后随机地移动，造成掺杂的不均匀，影响器件的性能。

参考图12和图13，在所述第一外延层208正上方的第三外延层212表面上形成栅介质层214和位于栅介质层214上的栅电极215，所述栅电极215的宽度小于凹槽的宽度。

所述栅介质层214和栅电极215的形成过程为：在所述第三外延层214上形成栅介质材料层221，栅介质材料层221的形成工艺为化学气相沉积工艺或其他合适的工艺；在所述栅介质材料层221上形成栅电极材料层222；依次刻蚀所述栅电极材料层222和栅介质材料层221，在所述第一外延层208正上方的第三外延层212表面上形成栅介质层214和位于栅介质层214上的栅电极215。

所述栅电极215的宽度小于凹槽的宽度，一方面，使得形成的晶体管的占据半导体衬底的横向尺寸较小；另一方面，后续以栅电极为掩膜采用离子注入形成浅掺杂区和重掺杂区时，使得形成的浅掺杂区部分位于隔离层207上方，而形成的重掺杂区位于隔离层207两侧的半导体衬底内，使得源区和漏区之间的大部分导通路径或扩散路径被隔离层207阻挡，减小了源区和漏区之间的漏电流，防止了短沟道效应的产生。

所述栅电极215的宽度为凹槽宽度的20％～80％。

在一实施例中，所述栅电极215的宽度为10～30nm。

所述栅介质层214的材料为氧化硅或其他合适的材料，所述栅电极215 的材料为多晶硅或其他合适的材料。

参考图14，以所述栅电极215为掩膜，进行浅掺杂离子注入，在栅介质层214和栅电极215两侧的第三外延层212内和部分第一外延层208内形成浅掺杂区216。

在一实施例中，所述浅掺杂离子注入的注入的能量为1～100kev，剂量为1E13～1E15atom/cm²。

所述浅掺杂注入的杂质离子为N型杂质离子或P型杂质离子，当形成N型的晶体管时，所述浅掺杂注入的杂质离子为N型杂质离子，所述N型杂质离子为磷离子、砷离子或锑离子中的一种或几种，当形成P型的晶体管时，所述浅掺杂注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。

参考图15，在所述栅电极215和栅介质层214的侧壁表面形成侧墙217。

所述侧墙217可以为单层或双层堆叠结构。

所述侧墙217的材料氧化硅、氮化硅、氮氧化硅或其他合适的材料。所述侧墙217可以为单层或多层(≥2层)堆叠结构。

所述侧墙217的宽度大于等于隔离层207到栅电极215侧壁延长线的直线距离，使得厚度以栅电极215和侧墙217为掩膜进行深掺杂离子输入形成的深掺杂区大部分位于隔离层207外侧(隔离层207的不与第一外延层接触的一侧)的半导体衬底200内。

在一实施例中，所述侧墙217的宽度2～40nm。

参考图16，以所述栅电极215和侧墙217为掩膜，进行深掺杂离子注入，在所述栅电极215和侧墙217两侧的第三外延层、第二外延层和半导体衬底200内形成深掺杂区218，深掺杂区218的深度大于浅掺杂区216的深度。

深掺杂离子注入的注入能量大于浅掺杂离子注入的注入能量，深掺杂离子注入的注入剂量大于或等于浅掺杂离子注入的注入剂量。

在一实施例中，所述浅掺杂离子注入的注入的能量为2～100kev，剂量为1E13～2E15atom/cm²。

所述深掺杂注入的杂质离子为N型杂质离子或P型杂质离子，当形成N型的晶体管时，所述浅掺杂注入的杂质离子为N型杂质离子，所述N型杂质离子为磷离子、砷离子或锑离子中的一种或几种，当形成P型的晶体管时，所述浅掺杂注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。

所述深掺杂区218和浅掺杂区216构成晶体管的源区和漏区。

本发明实施例还提供了一种晶体管，请参考图16，包括：

半导体衬底200，位于半导体衬底200内的凹槽；

位于凹槽的侧壁表面上的隔离层207；

填充满凹槽的第一外延层208，所述第一外延层208覆盖所述侧墙，且所述第一外延层的表面高于半导体衬底的表面；

位于第一外延层212两侧的半导体衬底200上的第二外延层，所述第二外延层表面的高于第一外延层的表面，所述第一外延层和第二外延层内掺杂有杂质离子；

位于所述第一外延层和第二外延层上的非掺杂的第三外延层212；

位于所述第一外延层208正上方的第三外延层表面上的栅介质层214和位于栅介质层214上的栅电极215，所述栅电极215的宽度小于凹槽的宽度；

位于栅介质层214和栅电极215两侧的第三外延层内和部分第一外延层内的浅掺杂区216；

位于所述栅电极215和栅介质层214的侧壁表面的侧墙217；

位于所述栅电极215和侧墙217两侧的第三外延层、第二外延层和半导体衬底内的深掺杂区218，深掺杂区218的深度大于浅掺杂区216的深度。

所述第一外延层、第二外延层和第三外延层的材料为半导体材料。

所述栅电极215的宽度为凹槽的宽度的20％～80％。

在一实施例中，所述凹槽的宽度为50～500nm，隔离层207的宽度为2～20nm，栅电极215的宽度为10～30nm。虽然本发明披露如上，但本发明并 非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。