使鳍具有不同鳍高度并且没有构形的方法和结构与流程

本发明相关于半导体结构及其形成方法。更特定地，本发明相关于含有位于埋入氧化结构上且具有不同高度的半导体结构硅鳍，又具有与各其它者共平面的最顶表面。本发明也提供形成这样半导体结构的方法。

背景技术：

持续30年以上，继续缩小的金属氧化半导体场效晶体管(MOSFET)已驱动全球半导体产业。虽已断定十年间有各种继续微缩的瓶颈，但仍已维持在许多挑战的精神中的摩尔定律的创新历史。然而，今日存在金属氧化半导体晶体管正开始达到其传统微缩极限的成长迹象。既然改进MOSFET及因此通过继续微缩的互补金属氧化半导体(CMOS)的表现变得越发困难，用于改进增进微缩的表现的进一步方法变得关键。

非平面半导体器件的使用，如举例来说为硅鳍场效晶体管(FinFET)是互补金属氧化半导体(CMOS)器件的演化的下一阶段。硅鳍场效晶体管(FETs)能以相比现有平面FET更加小尺寸而达到较高驱动电流。

允许微缩双栅极FinFET以继续至下二至三世代。然而，由于三维器件的本质，器件宽度(在此情况的鳍高度)不能如所想要的改变。举例来说且在SRAM器件中，针对上拉及下拉FET器件的器件宽度比例是重要参数。在传统(例如，平面)电路中此比例能由设计者随机选择以甚至在单元尺寸局限中有助于电路。然而，用于FinFET的器件宽度是通过鳍(n个鳍)的数量乘以(X)鳍高度(h Fin)而决定且由于单元尺寸(占用空间)的局限，故设计者不能使用他们希望的许多鳍，因此FinFET器件的宽度比例为FinFET电路中的限制。

以上观之，须要一种提供含具有不同高度的硅鳍的半导体结构，同时保持针对处理合理性的合理的鳍高度对宽度比例。

技术实现要素：

在一个本发明的态样中，提供一种形成半导体结构的方法。依据本发明的具体实施例，该方法包括：提供块体半导体基板，其从底至顶为具有p型导电性和第一掺质浓度的硅基层、以及具有小于该第一掺质浓度的第二掺质浓度的硼掺杂硅层。其次，在该硼掺杂硅层内形成牺牲沟槽隔离结构以定义第一硼掺杂硅部及第二硼掺杂硅部。在该第一硼掺杂部中及位于该第一硼掺杂硅部的留存的最顶部下方形成第一深度的第一多孔硅区域，且在该第二硼掺杂部中及位于该第二硼掺杂硅部的留存的最顶部下方形成第二深度的第二多孔硅区域，其中，该第二深度大于该第一深度。转化该第一多孔硅区域成该第一深度的第一埋入氧化结构且转化该第二多孔硅区域成该第二深度的第二埋入氧化结构。接着，图案化该第一硼掺杂硅部的该留存的最顶部以在该第一埋入氧化结构上设置第一高度的第一硅鳍，且图案化该第二硼掺杂硅部的该留存的最顶部以在该第二埋入氧化结构上设置第二高度的第二硅鳍，其中，该第二高度大于该第一高度，但各第一硅鳍及各第二硅鳍的最顶表面是彼此共平面。

在本发明的另一态样中，提供含具有不同高度的硅鳍的一种半导体结构，同时保持针对处理合理性的合理的鳍高度对宽度比例。在一个本发明的具体实施例中，该半导体结构包含第一高度且位于第一埋入氧化结构上的第一硅鳍。该结构还包含具有第二高度且位于第二埋入氧化结构上的第二硅鳍，该第二埋入氧化结构与该第一埋入氧化结构隔开。依据本发明，该第二硅鳍的第二高度大于该第一硅鳍的第一高度，但该第一硅鳍的最顶表面与该第二硅鳍的最顶表面共平面。该结构还包含直接接触该第一埋入氧化结构的最底表面及该第二埋入氧化表面的最底表面邻近的硼掺杂硅部。该结构甚至还包含具有直接接触该邻近的硼掺杂硅层部的最底表面的最顶表面的硅基层，其中，该硅基层具有p型导电性及大于存在于该硼掺杂硅部中的硼的浓度的掺质浓度。

附图说明

图1为依据本发明的具体实施例的块体半导体基板的示例半导体 结构的剖示图，该块体半导体基板包含从底至顶为具有p型导电性及第一掺质浓度的硅基层、以及具有依据本发明的具体实施例的小于第一掺质浓度的第二掺质浓度的硼掺杂硅层。

图2为图1的示例半导体结构在该硼掺杂硅层内形成牺牲沟槽隔离结构以定义含有第一硼掺杂硅部的第一器件区域及含有第二硼掺杂硅部的第二器件区域后的剖示图。

图3为图2的示例半导体结构在设置上覆于第二器件区域的阻挡掩膜后、并同时留下露出的第一器件区域后的剖示图。

图4为图3的示例半导体结构在形成第一深度的第一埋入硼掺杂区域后的剖示图，其中，该第一埋入硼掺杂区域具有大于第一硼掺杂硅部中的第二掺质浓度的第三掺质浓度。

图5为图4的示例半导体结构在移除上覆于第二器件区域的阻挡掩膜且形成上覆于第一器件区域的另一阻挡掩膜后的剖示图。

图6为图5的示例半导体结构在形成第二深度的第二埋入硼掺杂区域于该第二硼掺杂硅部中后的剖示图，其中，该第二埋入硼掺杂区域具有第三掺质浓度，并且该第二深度大于第一深度。

图7为图6的示例半导体结构在从上覆于第一器件区域移除另一阻挡掩膜后的剖示图。

图8为图7的示例半导体结构在进行阳极处理以将第一埋入硼掺杂区域转化成第一深度的第一多孔硅区域且将第二埋入硼掺杂区域转化成第二深度的第二多孔硅区域并同时移除牺牲沟槽隔离结构后的剖示图。

图9为图8的示例半导体结构在进行氧化退火以将第一多孔硅区域转化为第一深度的第一埋入氧化结构及将第二多孔硅区域转化为第二深度的第二埋入氧化结构后的剖示图。

图10为图9的示例半导体结构在形成于沟槽内的底部的隔离结构后的剖示图，其中，该沟槽之前包含该牺牲沟槽隔离结构。

图11为图10的示例半导体结构的在图案化第一硼掺杂硅部的留存的最顶部以设置第一高度的第一硅鳍在第一埋入氧化结构上及图案化第二硼掺杂硅部的留存的最顶部以设置第二高度的第二硅鳍在第二埋入氧化结构上后的剖示图，其中，该第二高度大于该第一高度，但 各第一硅鳍及各第二硅鳍的最顶表面是彼此共平面。

图12为图11的示例半导体结构在形成跨各第一硅鳍的第一功能栅极结构及跨各第二硅鳍的第二功能栅极结构后的剖示图。

图13为图4的示例半导体结构依据本发明的另一具体实施例在移除上覆于第二器件区域的阻挡掩膜后的剖示图。

图14为图13的示例半导体结构在该第二硼掺杂硅部中形成第二深度的第二埋入硼掺杂区域及第一硼掺杂硅部的留存的部分后的剖示图，其中，该第二埋入硼掺杂区域具有第三掺质浓度，该第一硼掺杂硅部的该留存的部分直接位于该第一埋入硼掺杂区域下方，而该第二深度大于该第一深度。

图15为图14的示例半导体结构在进行阳极处理以将存在于该第一器件区域中的该第一埋入硼掺杂区域及下方的第二埋入掺质区域转化成第一深度的第一多孔硅区域及将该第二器件区域中的该第二埋入硼掺杂区域转化成第二深度的第二多孔硅区域并同时移除牺牲沟槽隔离结构后的剖示图。

图16为图15的示例半导体结构的在进行氧化退火以将第一多孔硅区域转化成第一深度的第一埋入氧化结构且将第二多孔硅区域转化成第二深度的第二埋入氧化结构后的剖示图。

图17为图16的示例半导体结构在形成沟槽的底部内的隔离结构后的剖示图，该沟槽先前包含牺牲沟槽隔离结构。

图18为图17的示例半导体结构在图案化第一硼掺杂硅部的留存的最顶部以在第一埋入氧化结构上设置第一高度的第一硅鳍及图案化第二硼掺杂硅部的留存的最顶部以在第二埋入氧化结构上设置第二高度的第二硅鳍后的剖示图，其中，第二高度大于第一高度，但各第一硅鳍及各第二硅鳍的最顶表面是彼此共平面。

图19为图18的示例半导体结构在形成跨各第一硅鳍的第一功能栅极结构及跨各第二硅鳍的第二功能栅极结构后的剖示图。

具体实施方式

本发明现在将通过参照下文讨论及伴随本发明的附图而以详细描述。须注意本发明附图是仅用于说明目的，例如，附图未照比例绘制。 也须注意类似及对应组件是通过类似标号而提及。

在下文描述中，为了提供对于本发明各种具体实施例的理解，阐述数种实际细节，例如特定结构、成份、材料、尺寸、处理步骤及技术。然而，由本技术领域的技术人员将了解的是本发明的各种具体实施例可不以特定细节而实行。在其它情况下，背景技术的结构或处理步骤已为了免于混淆本发明而不详细描述。

首先参照图1，此处说明包含块体半导体基板10的示例半导体结构，从底至顶为具有p型导电性及第一掺质浓度的硅基层12，以及具有能依据本发明的具体实施例而施用的小于第一掺质浓度的第二掺质浓度的硼掺杂硅层14。

如上文提及，图1的块体半导体基板10包含具有p型导电性及第一掺质浓度的硅基层12。通过“p型导电性”，其意谓硅基层12含p型掺质。术语“p型掺质”指出当添加至本质半导体材料时于本质半导体材料中造成自由电子的缺陷的不纯物(也就是，掺质)。对于硅、硼、铝、镓及/或铟而言其可使用为p型不纯物。一般而言，使用于本发明中的硼是作为提供给硅基层12的p型导电性的掺质。p-掺质的第一掺质浓度能从5x10¹⁸原子/cm³至1x10²⁰原子/cm³而可于硅基层12中存在。p型掺质能在形成硅基层12的期间导入硅基层12，或替代地p型掺质能通过利用离子植入而导入本质半导体材料。

具有小于第一掺质浓度的第二掺质浓度的硼掺杂硅层14能利用外延生长处理而形成在硅基层12的顶上。术语“外延生长及/或沉积”及“外延形成及/或生长”意指半导体材料的生长是在半导体材料的沉积表面上，其中，生长的半导体材料具有如沉积表面的半导体材料的相同晶体特性。在外延沉积处理中，通过来源气体提供的化学反应物受到控制且设定系统参数以使沉积的原子以充分能量到达半导体材料的沉积表面处以在表面四处游走且使其自身定向至沉积表面的原子的晶体排列。因此，通过外延沉积处理形成的的外延半导体材料具有如其形成的沉积表面上的沉积表面的相同晶体特性。举例来说，沉积在{100}晶体表面上的外延半导体材料将得到{100}的排列定向。在本发明中，硼掺杂硅层14具有外延关系，也就是，相同晶体排列定向，如硅基层12的排列定向。在本发明中，硅基层12可具有任何晶体学 的表面排列定向，就如同，举例来说，{100}、{110}或{111}。

适合用于形成硼掺杂硅层14所使用的各种外延生长处理的范例包含，例如，快速热化学气相沉积(RTCVD)、低-能量等离子沉积(LEPD)、超-高真空化学气相沉积(UHVCVD)、大气压力化学气相沉积(APCVD)、分子束外延附生(MBE)或金属-有机化学气相沉积(MOCVD)。用于外延沉积的温度一般是从250℃至900℃的范围。虽然较高温度一般导致较快沉积，较快沉积可导致晶体缺陷及膜崩溃。

可针对硼掺杂硅层14的沉积而使用数种不同来源气体。在某些具体实施例中，针对硼掺杂硅层14的沉积的来源气体包含含于气体来源的硅。能使用类似氢、氮、氦及氩的载体气体。在一具体实施例中，硼能在外延沉积处理的期间导入来源气体。在另一具体实施例中，硼能通过利用离子植入或气相掺杂而以充足提供予硼掺杂硅层14的浓度导入本质硅层中。

可替代地，可能首先形成具有第二掺质浓度的硼掺杂硅材料。硼或另一类似p型掺质的离子植入能接着形成如图1显示的块体半导体基板10的硅基层12而进行。

硼掺杂硅层14的厚度能从100nm至500nm而形成。小于其或大于其前述的厚度范围的其它厚度也能施用于本发明中。硼掺杂硅层14的第二掺质浓度能在从1x10¹⁸原子/cm³至5x10¹⁸原子/cm³的范围中。第二掺质浓度的其它范围也可施用于本发明中，该其它范围如同小于存在硅基层12中的第一掺质浓度的存在于硼掺杂硅层14中的第二掺质浓度。

现在参照图2，其说明于形成硼掺杂硅层14内的牺牲沟槽隔离结构16以定义含有第一硼掺杂硅部的第一器件区域100A及含有第二硼掺杂硅部的第二器件区域100B后的图1的示例半导体结构。各硼掺杂硅部具有第二掺质浓度及存在于各器件区域(100A,100B)中的硼掺杂硅层14的不-蚀刻部。各牺牲沟槽隔离结构16能通过首先设置在先于达到硅基层12的最上表面而停止的沟槽内底部的硼掺杂硅层14内的沟槽而形成。沟槽能通过光刻及蚀刻而形成。光刻包含形成上覆显示于图1中的示例半导体结构的光阻材料，且接着通过利用例如举例来说为旋转镀覆、蒸镀、化学气相沉积或等离子加强化学气相沉积而沉 积处理。沉积的光阻材料接着投入照光的图案化且后利用阻剂显影剂显影暴露的光阻材料以提供图案化的光阻。光阻材料内的图案接着利用例如举例来说为反应离子蚀刻的非等向蚀刻而转化成下层的硼掺杂硅层16。跟着该蚀刻，图案化光阻材料能利用例如举例来说为灰化的阻剂剥除处理而从示例半导体结构剥除。

在硼掺杂硅层14内形成沟槽后，沟槽接着以如举例来说，二氧化硅或氮化硅的沟槽介电材料充填。沟槽的充填可包含利用如举例来说，化学气相沉积或等离子增强气相沉积的沉积处理的任何背景技术而沉积沟槽介电材料。在某些具体实施例中，可使用如举例来说，化学机械抛光及/或研磨的平坦化处理以移除任何形成在沟槽外及硼掺杂硅层14的顶上的沟槽介电材料。

现在参照图3，其说明在设置上覆于第二器件区域100B的阻挡掩膜18、同时留下露出的第一器件区域100A后的图2的示例半导体结构。阻挡掩膜18在随后存在于第一器件区域100A中的第一硼掺杂硅部内的第一埋入掺杂区域的形成期间作用为植入掩膜。

能施用于本发明的阻挡掩膜18包含任何材料能作用为阻挡掩膜以防止掺质离子导入含有第二硼掺杂硅部的第二器件区域100B。在一个具体实施例中，阻挡掩膜18可仅由光阻材料组成。在另一具体实施例中，阻挡掩膜18可仅由硬掩膜材料组成。硬掩膜材料的范例能使用如包含二氧化硅、氮化硅及/或氮氧化硅的阻挡掩膜18。在本发明的另一具体实施例中，阻挡掩膜18可包括从底至顶的硬掩膜材料及光阻材料的堆栈。

阻挡掩膜18能利用对于本技术领域的技术人员为背景技术的技术而形成。举例来说，阻挡掩膜18能通过首先沉积至少一个上述材料且接着通过光刻图案化至少一个沉积材料而形成。如举例来说，也能使用反应离子蚀刻的非等向蚀刻处理以完成可能须要的任何图案转移；举例来说，可使用非等向蚀刻以从光刻定义阻层转移图案至可定义阻挡掩膜18的下层材料。

现在参照图4，其说明在形成第一深度的第一埋入硼掺杂区域20A且其具有大于第一硼掺杂硅部中的第二掺质浓度的第三掺质浓度后的图3的示例半导体结构。在本发明中，该深度(例如，第一深度及第二 深度)称呼如从原来第一硼掺杂硅部及第二硼掺杂硅部的最顶表面至形成其中的埋入区域的最顶表面的所测量垂直距离。举例来说，第一深度为如从第一硼掺杂硅部的最顶表面至第一埋入掺杂区域20A的最顶表面的所测量深度。在本发明的一个具体实施例中，能形成从30nm至200nm的第一深度。也可施用小于或大于上述第一深度范围的其它第一深度于本发明中。。

第一埋入硼掺杂区域20A是形成在该第一硼掺杂硅部内，这样该第一硼掺杂硅部的最顶部仍留存在第一埋入硼掺杂区域20A上方。第一硼掺杂硅部留存于第一埋入硼掺杂区域20A上方的最顶部可参照本文是指所留存最顶的第一硼掺杂硅部22A。上述的第一深度为等同于所留存最顶的第一硼掺杂硅部22A的厚度。第一埋入掺杂区域20A不完全延伸通过第一硼掺杂硅部。相对地，硼掺杂硅层14的部份是存在于第一埋入掺杂区域20A下方。第一埋入掺杂区域20A包含硅及硼。

第一埋入硼掺杂区域20A是通过将硼植入进硼掺杂硅层14的第一硼掺杂部而形成。硼的植入能利用本技术领域的背景技术的条件而进行。在一个范例中，下文的硼植入条件能使用于形成第一硼掺杂区域20A：能使用氟化硼(BF₂)作为硼掺质来源且依所留存的最顶的第一硼掺杂硅部22A的厚度及想要的第一埋入硼掺杂区域20A的厚度而施用能量。

如上所述，第一埋入硼掺杂区域20A具有大于第一硼掺杂硅部中的第二掺质浓度的第三掺质浓度。在本发明的一个具体实施例中，存在于第一埋入硼掺杂区域20A中的第三掺质浓度为从1x10²⁰原子/cm³至3x10²⁰原子/cm³。用于第三掺质浓度的其它范围也可在本发明中施用成相同于存在于大于存在硼掺杂硅层14中的第二掺质浓度的第一埋入硼掺杂区域20A中的第三掺质浓度；第三掺质浓度也小于硅基层12的第一掺质浓度。

第一埋入硼掺杂区域20A能具有从30nm至200nm的厚度。小于或大于上述厚度范围的其它厚度也可施用成相同于存在于埋入于第一器件区域100A中的硼掺杂硅层14内所留存的第一埋入掺杂区域20A。

现在参照图5，其说明在移除上覆于第二器件区域100B的阻挡掩膜18且形成上覆于第一器件区域100A的另一阻挡掩膜24后的图4的 示例半导体结构。

能利用任何能选择性移除材料或设置阻挡掩膜18的材料(多种)的传统处理而移除阻挡掩膜18。在一个具体实施例中，且当该阻挡掩膜由光阻材料的留存部组成时，能利用如举例来说为灰化的阻剂剥除处理而移除光阻材料的留存部。在另一具体实施例中，且当阻挡掩膜18由硬掩膜材料组成时，可使用如举例来说为化学机械研磨(CMP)或研磨的平坦化处理。替代地，能使用蚀刻处理以选择性移除硬掩膜材料。当硬掩膜18包括从底至顶的硬掩膜材料及光阻材料的堆栈时，能首先通过利用阻剂剥除处理而移除光阻材料，且之后可使用平坦化处理或蚀刻而移除硬掩膜材料。

能通过一个以设置上覆于第二器件区域100B所形成的阻挡掩膜18的上述技术而设置上覆第一器件区域100A的另一阻挡掩膜24。另一阻挡掩膜24可包含一个用于设置阻挡掩膜18的上述材料。另一阻挡掩膜24作用为在存在于第二器件区域100B中的第二硼掺杂硅部内的第二埋入掺杂区域的随后形成期间的植入掩膜。

现在参照图6，其说明在形成第二深度且具有于第二硼掺杂硅部中的第三掺质浓度的第二埋入硼掺杂区域20B后的图5的示例半导体结构，其中该第二深度大于第一深度。在本发明的一个具体实施例中，第二深度能从50nm至200nm。小于或大于上述第二深度范围的其它第二深度也可如同大于第一埋入硼掺杂区域20A的第一深度的第二深度而施用在本发明中。第二埋入硼掺杂区域20B包含硅及硼。

第二埋入硼掺杂区域20B是形成在例如留存于第二埋入硼掺杂区域20B上方的第二硼掺杂硅部的最顶部的第二硼掺杂硅部内。留存在第二埋入硼掺杂区域20B上方的最顶部的第二硼掺杂硅部的可参照本文中所留存的最顶第二硼掺杂硅部22B。上述第二深度等同于留存的最顶第二硼掺杂硅部22B的厚度。第二埋入掺杂区域20B不完全延伸通过第二硼掺杂硅部。相对地，硼掺杂硅层14的部份是存在于第二埋入掺杂区域20B的下方。

通过植入硼进硼掺杂硅层14的第二硼掺杂部而形成第二埋入硼掺杂区域20B。能利用本技术领域的背景技术的条件而进行植入硼。在一个范例中，下文的硼植入条件能使用于形成第二硼掺杂区域20B：能使 用氟化硼(BF₂)作为硼掺质来源且依所留存的最顶的第二硼掺杂硅部22B的厚度及想要的第二埋入硼掺杂区域20B的厚度而施用能量。

如上所述，第二埋入硼掺杂区域20B具有大于第二硼掺杂硅部中的第二掺质浓度的第三掺质浓度。在本发明的一个具体实施例中，存在于第二埋入硼掺杂区域20B的第三掺质浓度为从1x10²⁰原子/cm³至3x10²⁰原子/cm³。用于第三掺质浓度的其它范围也可在本发明中施用成相同存在于大于存在硼掺杂硅层14中的第二掺质浓度的第二埋入硼掺杂区域20B的第三掺质浓度；第三掺质浓度也小于硅基层12的第一掺质浓度。

第二埋入硼掺杂区域20B能具有从50nm至200nm的厚度。小于或大于上述厚度范围的其它厚度可施用成相同于存在埋入于第二器件区域100B中的硼掺杂硅层14内所留存的第二埋入掺杂区域20B。

在形成第二埋入硼掺杂区域20B后，留存邻近的硼掺杂硅层14的硼掺杂硅部14P且存在于各埋入硼掺杂区域(20A,20B)下，并在位于第一器件区域100A与第二器件区域100B之间的牺牲沟槽隔离结构16下。邻近的硼掺杂硅部14P因此直接接触第一硼掺杂区域20A的最底表面及第二硼掺杂区域20B的最底表面。

并且，在形成第一及第二埋入硼掺杂区域(20A,20B)后，留存的最顶第一硼掺杂硅部22A存在于第一硼掺杂区域20A上方，且留存的最顶第二硼掺杂硅部22B存在于第二硼掺杂区域20B上方。在本具体实施例中，存在于第二埋入硼掺杂区域20B上方的留存的最顶第二硼掺杂硅部22B厚于存在于第一埋入硼掺杂区域20A上方的留存的最顶第一硼掺杂硅部22A。

现在参照图7，其说明在从上覆于第一器件区域100A移除另一阻挡掩膜24后的图6的示例半导体结构。移除另一阻挡掩膜24能利用上述从图6的示例半导体结构而从第二器件区域100B移除阻挡掩膜18的其中之一的技术。移除另一阻挡掩膜露出了留存的最顶的第一硼掺杂硅部22A。

虽然本发明描述且说明在形成第二埋入硼掺杂区域20B之前形成第一埋入硼掺杂区域20A，上述处理步骤能从先于第一埋入硼掺杂区域20A形成第二埋入硼掺杂区域20B而改变。

现在参照图8，其说明进行将第一埋入硼掺杂区域20A转化成第一深度的第一多孔硅区域26A且将第二埋入硼掺杂区域20B转化成第二深度的第二多孔硅区域26B的阳极处理且同时移除牺牲沟槽隔离结构16以形成沟槽28后的图7的示例半导体结构。本发明通篇所使用的术语“多孔硅”指出其中有纳米多孔的洞的硅已导入其微结构内，呈现对体积比例的大表面，其可为500m²/cm³的等级。

阳极处理是通过浸泡显示于图7中的结构进含氢氟酸(HF)溶液中并同时施加电偏压至具有相对电极(一般为负极)且也置于含氢氟酸(HF)溶液中的该结构而进行。在这样的处理中，硅基层12一般作用为电化学单元的正极，同时施用例如铂的金属作为负极。通常而言，含氢氟酸溶液中的阳极处理转化各硼掺杂区域(20A,20B)为多孔硅区域(26A,26B)。该含氢氟酸溶液也选择性移除提供牺牲沟槽隔离结构16的材料。这样形成(多孔性及结构)的多孔硅区域(26A,26B)的形成率及本质是通过多种材料特性而决定，该材料特性为例如掺杂类型及浓度、以及阳极处理本身的反应条件(电流密度、偏压、照度及含氢氟酸溶液中的添加物)。通常而言，设置于本发明中的各多孔硅区域(26A,26B)具有约0.1％或更高的多孔性。

术语"含氢氟酸溶液"包含浓缩HF(49％)、HF与水的混合、HF与例如甲醇、乙醇、丙醇等的羟基醇、或者HF与至少一种表面活性剂的混合物。表面活性剂的量一般以基于49％HF的从约1至约50％含氢氟酸溶液而存在。

能使用从0.05微安培/cm²至50微安培/cm²的电流密度操作的稳定电流来源而进行本发明的阳极处理。可选择使用光源以照明样品。阳极处理一般以室温(从20℃至30℃)进行，或可使用上升的温度。在一个范例中，上升的温度可从30℃上升至100℃。

接着阳极处理，显示于图8中的结构一般以去离子水润湿且干燥。阳极化一般以小于10分钟的时间周期发生，更一般而言以小于1分钟的时间周期。

在阳极处理后，邻近的硼掺杂硅部14P留存且存在于各多孔硅区域(26A,26B)之下，又在位于第一器件区域100A与第二器件区域100B之间的沟槽28之下。邻近的硼掺杂硅部14P因此直接接触第一多孔硅 区域26A的最底表面及第二多孔硅区域26B的最底表面。

在阳极处理后，留存的最顶部第一硼掺杂硅部22A的存在于第一多孔硅区域26A上方，且留存的最顶部第二硼掺杂硅部22B的存在于第二多孔硅区域26B上方。

现在参照图9，其说明在进行将第一多孔硅区域26A转化为第一深度的第一埋入氧化结构30A及将第二多孔硅区域26B转化为第二深度的第二埋入氧化结构30B的氧化退火后的图8的示例半导体结构。于本发明中，多孔硅区域26A,26B作用为氧的海绵，且因此氧化发生在多孔硅区域26A,26B内。

能施用于本发明中的该氧化退火能以如举例来说为氧气、空气、臭氧、气相水及/或二氧化氮的氧化气氛进行。在某些具体实施例中，氧化气氛能混合如举例来说为氦、氩及/或氖的惰性气体。在这样的具体实施例中，惰性气体是从含混合物的氧化气氛的2％体积百分比至95％体积百分比而组成。氧化退火能以从400℃至1100℃的温度进行。氧化退火可包含能将第一多孔硅区域26A转化成第一深度的第一埋入氧化结构30A且将第二多孔硅区域26B转化成第二深度的第二埋入氧化结构30B的炉式退火、快速热退火或任何其它退火。

在本发明中，第一埋入氧化结构30A及第二埋入氧化结构30B包括二氧化硅。在说明具体实施例中，以具有最底表面形成的第一埋入氧化结构30A是存在于第二埋入氧化结构30B的最底表面上方。并且，且在说明具体实施例中，第一埋入氧化结构30A的最顶表面位于第二埋入氧化结构30B的最顶表面的上方。

在氧化退火后，留存邻近的硼掺杂硅部14P且其在第一及第二埋入氧化结构30A,30B下方并在位于第一器件区域100A与第二器件区域100B之间的沟槽28下方。邻近的硼掺杂硅部14P因此直接接触第一埋入氧化结构30A的最底表面及第二埋入氧化表面30B的最底表面。在本发明的本具体实施例中，直接位于第二埋入氧化结构30B下方的邻近的硼掺杂硅部14P的厚度，即h_B，小于直接位于第一埋入氧化结构30A下方的邻近的硼掺杂硅部14P的厚度，即h_A。

在氧化退火后，留存的最顶部第一硼掺杂硅部22A的是存在于第一埋入氧化结构30A上方，且留存的最顶部第二硼掺杂硅部22B的是 存在于第二氧化结构30B上方。

现在参照图10，其说明在形成于沟槽28内的底部的隔离结构32后的图9的示例半导体结构，沟槽28之前包含牺牲沟槽隔离结构16。如所显示，位于第一器件区域100A与第二器件区域100B之间的隔离结构32具有直接接触第一埋入氧化结构30A的侧壁表面的侧壁表面及直接接触第二埋入氧化结构30B的侧壁表面的另一侧壁表面。在某些具体实施例中且如所显示，各隔离结构32的最顶表面能与第二埋入氧化结构30B的最顶表面共平面。在某些具体实施例中且如进一步显示，各隔离结构32的最顶表面位于第一埋入氧化结构30A的最底表面上方。

形成的各隔离结构32包括如举例来说为氧化物或氮化物的沟槽介电材料。在一个范例中，二氧化硅能使用作为沟槽介电材料。沟槽介电材料能通过包含举例来说为化学气相沉积或等离子增强化学气相沉积的沉积处理而形成。沉积处理可以沟槽介电材料过填充各沟槽。在这样的具体实施例中，可首先使用如举例来说为化学机械抛光及/或研磨的平坦化处理以减少沉积的沟槽介电材料的高度至显示在图9的留存的第一及第二硼掺杂硅部(22A,22B)的最顶的高度。在平坦化后，能使用回蚀刻处理以形成隔离结构32。在又另一具体实施例中，沉积处理可以沟槽介电材料而部分填充各沟槽。在某些具体实施例中，可或可不施用凹入蚀刻以设置各隔离结构32。

现在参照图11，其说明图案化留存的最顶第一硼掺杂硅部22A以设置第一高度h1的第一硅鳍34A在第一埋入氧化结构30A上及留存的最顶第二硼掺杂硅部22B以设置第二高度h2的第二硅鳍34B在第二埋入氧化结构30B上后的图10的示例半导体结构，其中，第二高度大于第一高度，又各第一硅鳍34A及各第二硅鳍34B的最顶表面是彼此共平面。虽然描述且说明多个第一硅鳍34A及多个第二硅鳍34B，本发明周密考虑能形成单一第一硅鳍34A及/或单一第二硅鳍34B的具体实施例。

各硅鳍(34A,34B)能通过图案化对应留存的最顶硼掺杂硅部(22A,22B)而形成。在一个具体实施例中，定义各硅鳍(34A,34B)所使用图案化处理包括侧壁影像转移(SIT)处理。SIT处理包含形成邻近的 芯轴材料层(未显示)在留存的最顶硼掺杂硅部(22A,22B)上。邻近的芯轴材料层(未显示)能包含能在随后进行蚀刻处理期间从结构边择性移除的任何材料(半导体、介电材或导体)。在一个具体实施例中，邻近的芯轴材料层(未显示)可由非晶硅或多晶硅所组成。在另一具体实施例中，邻近的芯轴材料层(未显示)可由如举例来说为铝(Al)、钨(W)或铜(Cu)的金属所组成。邻近的芯轴材料层(未显示)能举例来说通过化学气相沉积或等离子增强化学气相沉积而形成。邻近的芯轴材料层(未显示)的厚度能从50nm至300nm，虽然也能施用更小或更大的厚度。沉积邻近的芯轴材料层(未显示)后，能通过光刻及蚀刻图案化邻近的芯轴材料层(未显示)以形成多个芯轴结构(也未显示)于结构的最顶表面。

SIT处理通过于各芯轴结构的侧壁上形成介电间隔件而继续。介电间隔件能通过沉积介电间隔件材料且接着蚀刻沉积的介电间隔材料而形成。介电间隔件材料可包括如举例来说为二氧化硅、氮化硅或介电金属氧化物的任何介电间隔件材料。能在设置介电间隔件材料时使用的沉积处理的范例包含，举例来说，化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)或原子层沉积(ALD)。在设置介电间隔件时使用的蚀刻的范例包含任何蚀刻处理，如举例来说，反应离子蚀刻。既然介电间隔件是作为蚀刻遮蔽而使用在SIT处理中，各介电间隔件的宽度确定各硅鳍(34A,34B)的宽度。

形成介电间隔件后，SIT处理通过移除各芯轴结构而继续。各芯轴结构能移除通过用于移除相比硅的芯轴材料的蚀刻处理。芯轴结构移除后，SIT处理通过由介电间隔件转移所设置图案进留存的最顶硼掺杂硅部(22A,22B)而继续。可通过利用至少一个蚀刻处理而达到图案转移。能使用以转移图案的蚀刻处理的范例可包含干蚀刻(例如，反应离子蚀刻、等离子蚀刻、离子束蚀刻或雷射削磨)及/或化学湿蚀刻处理。在一个范例，使用蚀刻处理以转移图案可包含一个或更多反应离子蚀刻步骤。当完成图案转移，SIT处理包含通过从结构移除介电间隔件。可通过蚀刻或平坦化处理移除各介电间隔件。

在另一具体实施例中，使用图案化处理以定义各硅鳍(34A,34B)能包含光刻及蚀刻。光刻包含在留存的最顶硼掺杂硅部(22A,22B)上形成 光阻材料(未显示)。光阻材料能利用如举例来说为旋转镀覆、蒸镀或化学气相沉积的沉积处理而形成。沉积光阻材料后，暴露光阻材料于照射的图案，且之后曝光的阻剂材料是利用现有阻剂显影剂显影以提供图案化光阻材料。至少一个用于SIT处理的上述蚀刻能在此使用以完成图案转移。至少一个图案转移蚀刻处理后，能利用现有如举例来说为灰化的阻剂剥除处理而从结构移除图案化光阻材料。

如本文所使用，“鳍”引用在本情况的硅的邻近的半导体材料，且包含平行于每个其它者的一对垂直侧壁。如本文所使用，若存在从其表面为垂直平面的表面，“垂直”不违背由比表面多于三倍的均方根粗糙度。形成的各第一硅鳍34A具有能从30nm至200nm的第一高度，尽管，形成的各第二硅鳍34B具有能从50nm至200nm的第二高度。小于或大于上述所述范围的其它第一高度及第二高度也能施用作为各第一硅鳍34A及各第二硅鳍34B的高度，只要各第二鳍34B的高度(即第二高度)大于各第一硅鳍34A的高度(即第一高度)。

现在参照图12，其说明在形成跨各第一硅鳍34A的第一功能栅极结构40A及跨各第二硅鳍34B的第二功能栅极结构40B后的图11的示例半导体结构。虽然本发明描述且说明形成单一第一功能栅极结构40A及单一第二功能栅极结构40B，但能形成多个第一及/或第二栅极结构。术语“跨”指出各功能栅极结构(40A,40B)是跨越硅鳍(34A,34B)，以使各功能栅极结构(40A,40B)的第一部分存在于硅鳍(34A,34B)的一侧上且各功能栅极结构(40A,40B)的第二部分存在于硅鳍(34A,34B)的另一侧上。

如显示在图12中，第一功能栅极结构40A的一部分位于第一埋入氧化结构30A的最顶表面，且第二功能栅极结构40B的一部分位于第二埋入氧化结构30B的最顶表面。如进一步显示在图12中，第一功能栅极结构40A的最顶表面与第二功能栅极结构40B的最顶表面共平面，且第一及第二功能栅极结构(40A,40B)是彼此隔开。

“功能栅极结构”意指使用以控制通过电或磁场的半导体器件的输出电流(例如，在通道中的载子流)的永久栅极结构。所形成的各功能栅极结构(40A,40B)包含从底至顶为栅极介电部(42A,42B)及栅极导体部(44A,44B)的栅极材料堆栈。在某些具体实施例中，栅极盖帽部(未 显示)能存在于栅极导体部(44A,44B)的顶上。

栅极介电部(42A,42B)包括栅极介电材料。提供予栅极介电部(42A,42B)的栅极介电材料能为氧化物、氮化物及/或氧氮化物。在一个范例中，提供予栅极介电部(42A,42B)的栅极介电材料能为具有大于二氧化硅的介电常数的高k材料。示例的高k介电材包含但不限于二氧化铪(HfO₂)、二氧化锆(ZrO₂)、三氧化二镧(La₂O₃)、三氧化二铝(Al₂O₃)、二氧化钛(TiO₂)、三氧化钛锶(SrTiO₃)、三氧化铝镧(LaAlO₃)、三氧化二钆(Y₂O₃)、氮氧化铪(HfO_xN_y)、氮氧化锆(ZrO_xN_y)、氮氧化二镧(La₂O_xN_y)、氮氧化二铝(Al₂O_xN_y)、氮氧化钛(TiO_xN_y)、氮氧化钛锶(SrTiO_xN_y)、氮氧化铝镧(LaAlO_xN_y)、氮氧化钆(Y₂O_xN_y)、氮氧化硅、氮化硅、以上的硅化物及以上的合金。各x的值是从0.5至3而独立且各y的值是从0至2而独立。在某些具体实施例中，多层的栅极介电结构包括能形成且使用作为栅极介电部(42A,42B)的不同栅极介电材料，例如，二氧化硅及高k栅极介电材。

使用在设置栅极介电部(42A,42B)的栅极介电材料能通过包含例如为化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅镀或原子层沉积的任何沉积处理而形成。在某些具体实施例中，栅极介电部42A包括如栅极介电部42B的相同栅极介电材料。在其它具体实施例中，栅极介电部42A可包括第一栅极介电材料，同时栅极介电部42B可包括不同于第一栅极介电材料中的组成的第二栅极介电材料。当使用用于栅极介电部的不同栅极介电材料时，能使用阻挡掩膜技术。在本发明的一个具体实施例中，使用在设置栅极介电部(42A,42B)的栅极介电材料能具有从1nm至10nm的厚度范围。小于或大于上述厚度范围的其它厚度也能施用于栅极介电材料。

栅极导体部(44A,44B)包括栅极导体材料。使用于设置栅极导体部(44A,44B)的能包含任何导电材料的栅极导体材料，该导电材料包含，举例来说，掺杂多晶硅、基本金属(例如，钨、钛、钽、铝、镍、钌、钯及铂)、至少二种基本金属的合金、基本金属氮化物(例如，钨氮化物、铝氮化物及钛氮化物)、基本金属硅化物(例如，钨硅化物、镍硅化物及钛硅化物)或其多层的结合。栅极导体部42A可包括与栅极导体部42B相同的栅极导体材料或不同的栅极导体材料。在某些具体实施 例中，栅极导体部44A可包括n型场效晶体管(nFET)栅极金属，同时栅极导体部44B可包括p型场效晶体管(pFET)栅极金属。在其它具体实施例中，栅极导体部44A可包括pFET栅极金属，同时栅极导体部44B可包括nFET栅极金属。

使用于设置栅极导体部(44A,44B)中的栅极导体材料能利用沉积处理形成，该沉积处理包含，举例来说，化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅镀、原子层沉积(ALD)或其它类似沉积处理。当金属硅化物形成时，施用现有硅化处理。当不同栅极导体材料使用于栅极导体部(44A,44B)时，能使用阻挡掩膜技术。在一个具体实施例中，使用在设置栅极导体部(44A,44B)中的栅极导体材料具有从1nm至100nm的厚度。小于或大于上述厚度范围的其它厚度也能施用于使用在设置栅极导体部(44A,44B)中的栅极导体材料。

若存在，栅极盖帽部包括栅极盖帽材料。设置各栅极盖帽部的栅极盖帽材料可包含用于硬掩膜材料的上述介电材料的其中之一。在一个具体实施例中，各栅极盖帽部包括二氧化硅、氮化硅及/或硅氧氮化物。设置各栅极盖帽部的介电材料能利用如举例来说为化学气相沉积或等离子增强化学气相沉积的现有沉积处理而形成。设置各栅极盖帽部的介电材料能具有从5nm至20nm的厚度。小于或大于上述厚度范围的其它厚度也能施用于设置各栅极盖帽部的介电材料的厚度。

各功能栅极结构(40A,40B)能通过设置从底至顶为栅极介电材料、栅极导体材料及若存在的栅极盖帽材料的功能栅极材料堆栈而形成。功能栅极材料堆栈能接着图案化。在本发明的一个具体实施例中，图案化功能栅极材料堆栈可利用光刻及蚀刻进行。

在本发明的其它具体实施例中，第一及第二牺牲栅极结构为非首先设置的第一及第二功能栅极结构(40A,40B)。在另一具体实施例中，能首先设置跨硅鳍(34A,34B)组中的其中之一者的至少一个功能栅极结构，且能形成跨硅鳍(34A,34B)组中的其中之另一者的至少一个牺牲栅极结构。

“牺牲栅极结构”意指作用为随后形成功能栅极结构的占位组件的材料或材料堆栈。在这样的处理中，功能栅极结构形成在已形成的 源极/漏极结构后。在这样的具体实施例中，功能栅极结构的栅极介电部可为U形。“U形”意指包含底部水平表面及从该底部水平表面延伸向上的侧壁表面的材料。当施用时，牺牲栅极结构可包含牺牲栅极介电部、牺牲栅极材料部及牺牲栅极盖帽部。在某些具体实施例中，可省略牺牲栅极介电部及/或牺牲栅极盖帽部。牺牲栅极介电部包含用于上述栅极介电部(42A,42B)的介电材料的其中之一。牺牲栅极材料部包含用于上述栅极导体部(44A,44B)的栅极导体材料的其中之一。牺牲栅极盖帽部包含用于上述栅极盖帽部的栅极盖帽材料的其中之一。牺牲栅极结构能通过沉积各种材料层且接着通过利用举例为光刻及蚀刻来图案化组合的牺牲材料堆栈而形成。

在形成栅极结构(功能及/或牺牲栅极结构)后，源极/漏极区域(未显示)能利用外延生长处理从未受栅极结构保护的第一及第二鳍(34A,34B)的暴露部形成；源极/漏极区域将位于由该图12进入或出所说明的附图的平面内。源极/漏极区域包括任何半导体材料，其包含，举例来说，硅、锗或硅锗合金。提供予源极/漏极区域的半导体材料是以本技术领域的技术人员现有的n型掺质或p型掺质掺杂。掺杂可在设置源极/漏极区域的半导体材料的外延生长期间或在本质半导体材料通过利用离子植入或气相掺杂的外延生长后而达到。

在某些具体实施例中，且在形成源极/漏极区域之前，栅极间隔件(也未显示)能形成在栅极结构(功能栅极结构及/或牺牲栅极结构)的暴露侧壁上。栅极间隔件能通过沉积栅极间隔件材料且接着通过利用间隔件蚀刻来蚀刻沉积的栅极间隔件材而形成，该栅极间隔件材料举例来说为介电氧化材。

现在参照图13，其说明在依据本发明的另一具体实施例移除上覆于第二器件区域100B的阻挡掩膜18后的图4的示例半导体结构。阻挡掩膜18能利用任何以图5的从示例半导体结构的顶上移除阻挡掩膜18的上述技术而移除。

现在参照图14，其说明在形成第二深度的第二埋入硼掺杂区域20B及在第二硼掺杂硅部具有第三掺质浓度后的图13的示例半导体结构，其中，第二深度大于第一深度。既然不存在阻挡掩膜，第二埋入掺杂区域形成在留存的第一硼掺杂硅部的部分内，第一硼掺杂硅部直接位 于第一埋入硼掺杂区域20A下。在说明的具体实施例中，组件20A’通过本发明的具体实施例而存在于形成在第一器件区域100A中的第一硼掺杂区域及第二硼掺杂区域的组合。在此具体实施例中，第二埋入硼掺杂区域20B的最底表面与埋入硼掺杂区域20A’的最底表面共平面。第二埋入硼掺杂区域20B及存在第一器件区域100A中的埋入硼掺杂区域20A’的下部能如上述以提供第二硼掺杂区域20B予本发明的图6所显示的示例半导体结构的方式而形成。

现在参照图15，其说明在进行阳极处理以将存在于第一器件区域100A(例如，硼掺杂区域20A’)中的第一埋入硼掺杂区域及下方的第二埋入掺质区域转化成第一深度的第一多孔硅区域26A及将第二器件区域100B中的第二埋入硼掺杂区域20B转化成第二深度的第二多孔硅区域26B并同时移除牺牲沟槽隔离结构16后的图14的示例半导体结构。本发明的本具体实施例的阳极处理包含在先前本发明具体实施例的上述阳极处理。在本发明的本具体实施例中，存在于第一及第二多孔硅区域(26A,26B)下的邻近的硼掺杂硅部14P的高度为相同。

现在参照图16，其说明在进行氧化退火以将第一多孔硅区域26A转化成第一深度的第一埋入氧化结构30A且将第二多孔硅区域26B转化成第二深度的第二埋入氧化结构30B后的图15的示例半导体结构。本发明的具体实施例的氧化退火包含本发明先前具体实施例的上述氧化退火。在本具体实施例，第一埋入氧化结构30A具有位于第二埋入氧化结构30B的最顶表面上方的最顶表面。并且，在此具体实施例中，第一埋入氧化结构30A的最底表面与第二埋入氧化结构30B的最底表面共平面。进一步且在本发明的具体实施例中，存在于第一及第二埋入氧化结构(30A,30B)下的邻近的硼掺杂硅部14P的高度相同。

现在参照图17，其说明在形成先前包含牺牲沟槽隔离结构16的沟槽的底部内的隔离结构32后的图16的示例半导体结构。本发明的本具体实施例的隔离结构32包含与上述先前本发明的本具体实施例的隔离结构32相同的材料。并且，本发明的本具体实施例的隔离结构32能利用在形成显示在本发明的图10的隔离结构32的上述技术而形成。

现在参照图18，其说明在图案化留存的最顶第一硼掺杂硅部22A以在第一埋入氧化结构30A上设置第一高度的第一硅鳍34A及图案化 留存的最顶第二硼掺杂硅部22B以在第二埋入氧化结构30B上设置第二高度的第二硅鳍34B后的图17的示例半导体结构，其中，第二高度大于第一高度，又各第一硅鳍34A及各第二硅鳍34B的最顶表面是彼此共平面。本发明的本具体实施例的图案化处理能包含用于设置显示于本发明的图11的示例半导体结构内的第一及第二硅鳍(34A,34B)的上述图案化处理的其中之一者。

现在参照图19，其说明在形成跨各第一硅鳍34A的第一功能栅极结构40A及跨各第二硅鳍34B的第二功能栅极结构40B后的图18的示例半导体结构。本发明的具体实施例的第一及第二功能栅极结构(40A,40B)包含与本发明的先前具体实施例的上述第一及第二功能栅极结构(40A,40B)相同的材料。并且，本发明的本具体实施例的第一及第二功能栅极结构(40A,40B)能利用在形成显示于本发明的图12的第一及第二功能栅极结构(40A,40B)的上述技术而形成。在某些具体实施例中且也如上述的至少一个功能栅极结构(40A,40B)能为牺牲栅极结构，其在形成源极/漏极区域后以功能栅极结构替换。

仅管本发明具有已对应其较佳具体实施例而特定显示且描述，本发明将由本技术领域的技术人员理解为可在不背离本发明的精神及范畴下作出先前及形式或细节的其它改变。因此有意的是本发明不限于所描述及说明但落在所附加权利要求书的范畴内的精确形式及细节。