嵌入式闪存的隔离方法和制备方法与流程

本发明涉及存储器制造技术领域，尤其涉及一种嵌入式闪存的隔离方法和制备方法。

背景技术：

嵌入式闪存（embedded flash）制备工艺中，制备存储结构的flash（闪存）工艺和制备逻辑电路结构的logic（逻辑）电路工艺是两个不同的工艺，其两者之间存在差异。

而目前通行的制备方法，并没有将flash工艺和logic电路工艺严格区分，导致形成存储结构的flash工艺同样会作用在逻辑电路区域，并且基于flash工艺评估logic电路工艺。这种做法的弊端是会因为flash工艺中的干法刻蚀（dry etch）和湿法刻蚀（wet etch）步骤对逻辑电路区形成不易发现的损害，在后续logic电路工艺时产生不利影响，并最终影响整个嵌入式闪存的器件性能。

因此，需要研发一种方法，以避免在flash工艺中对逻辑电路区造成影响。

技术实现要素：

鉴于上述技术问题，本发明提供一种嵌入式闪存的隔离方法以及制备方法，从工艺整合的角度考量，优化工艺顺序，实现在存储结构制备时对逻辑电路区的隔离。

本发明解决上述技术问题的主要技术方案为：

一种嵌入式闪存的隔离方法，其特征在于，包括：

步骤一，提供一半导体衬底，所述半导体衬底上设置有存储器件区和逻辑电路区；

步骤二，形成一介质层覆盖所述半导体衬底的表面；

步骤三，形成一硬掩膜层覆盖所述介质层；

步骤四，去除位于所述存储器件区上方的所述硬掩模层，使所述存储器件区上方的所述介质层暴露；

步骤五，以所述逻辑电路区上方的所述硬掩模层为掩膜，采用湿法刻蚀工艺去除所述存储器件区上方的所述介质层；以及

步骤六，去除所述逻辑电路区上方的所述硬掩模层，以暴露所述逻辑电路区上方的所述介质层，所述逻辑电路区上方的所述介质层将所述逻辑电路区隔离。

优选的，上述的隔离方法，其中，所述硬掩模层的材质为二氧化硅。

优选的，上述的隔离方法，其中，所述步骤四包括：

形成光刻胶覆盖所述逻辑电路区；

采用湿法刻蚀工艺去除位于所述存储器件区上方的所述硬掩模层，使所述存储器件区上方的所述介质层暴露；以及

去除所述光刻胶。

优选的，上述的隔离方法，其中，所述介质层包括依次叠置于所述半导体衬底表面的二氧化硅薄膜和氮化硅薄膜。

优选的，上述的隔离方法，其中，在所述步骤五中，所述采用湿法刻蚀工艺去除所述存储器件区上方的所述介质层时，仅去除位于所述存储器件区上方的所述氮化硅薄膜。

优选的，上述的隔离方法，其中，在所述步骤六中，所述去除所述逻辑电路区上方的所述硬掩模层的同时，将所述存储器件区上方的所述二氧化硅薄膜去除。

优选的，上述的隔离方法，其中，在所述步骤五中，采用热磷酸去除位于所述存储器件区上方的所述氮化硅薄膜。

优选的，上述的隔离方法，其中，所述半导体衬底表面形成有多个浅沟槽，所述浅沟槽内填充绝缘物。

本发明还提供一种嵌入式闪存的制备方法，其特征在于，包括：

步骤S1，提供一半导体衬底，所述半导体衬底上设置有存储器件区和逻辑电路区；

步骤S2，在所述半导体衬底表面刻蚀形成多个浅沟槽，并于所述浅沟槽内填充绝缘物；

步骤S3，采用上述任一权利要求所述的隔离方法将所述逻辑电路区隔离；

步骤S4，继续于所述存储器件区制备存储结构后，去除所述逻辑电路区上方的所述介质层；以及

步骤S5，于所述逻辑电路区形成逻辑电路。

优选的，上述的制备方法，其中于，所述存储结构包括多个存储单元。

上述技术方案具有如下优点或有益效果：

本发明的隔离方法通过在半导体衬底的介质层上方形成一层二氧化硅硬掩模层，从而实现利用湿法刻蚀进行图形转移而保留逻辑电路区上方的介质层以作隔离用，克服了传统工艺中半导体衬底表面的介质层没有办法用湿法蚀刻的方式进行图形转移的弊端。

附图说明

参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是本发明的嵌入式闪存的隔离方法的流程图；

图2~图8是本发明的隔离方法中各步骤的结构图；

图9是本发明的嵌入式闪存的制备方法的流程图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。

实施例一：

本实施例提供一种嵌入式闪存的隔离方法，参照图1~图8所示，该隔离方法包括：

步骤一，如图2所示，提供一半导体衬底，该半导体衬底上设置有存储器件区12和逻辑电路区11；优选的，该半导体衬底为硅衬底，在该硅衬底上形成有多个浅沟槽，浅沟槽内填充绝缘物形成图中所示的逻辑电路区凸起形貌110和存储器件区凸起形貌120。

步骤二，如图3所示，沉积介质层覆盖半导体衬底的上表面（也即覆盖在存储器件区12和逻辑电路区11的表面，更确切地说，是覆盖在存储器件区12和逻辑电路区11的上表面、逻辑电路区凸起形貌110的上表面和侧壁、以及存储器件区凸起形貌120的上表面和侧壁），形成如图2所示的结构。在该步中，作为一个优选的实施方式，介质层包括依次叠置于半导体衬底表面的二氧化硅薄膜21和氮化硅薄膜22。

步骤三，如图4所示，形成一硬掩模层3覆盖介质层。在该步中，作为一个优选的实施方式，硬掩模层3的材质为二氧化硅。

步骤四，如图6所示，去除位于存储器件区12上方的硬掩模层，使存储器件区12上方的介质层暴露，并使逻辑电路区11上方保留剩余硬掩模层30。在该步中，作为一个优选的实施方式，如图5所示，去除位于存储器件区12上方的硬掩模层的步骤包括：沉积光刻胶4覆盖逻辑电路区11；采用湿法刻蚀去除存储器件区12上方的硬掩模层；然后再去除光刻胶4，以使逻辑电路区11上方保留剩余硬掩模层30。

步骤五，以剩余硬掩模层30（也即逻辑电路区11上方的硬掩模层）为掩膜，采用湿法刻蚀工艺去除存储器件区12上方的介质层。在该步中，作为一个优选的实施方式，如图7所示，采用湿法刻蚀工艺去除存储器件区12上方的介质层时，仅去除位于存储器件区12上方的氮化硅薄膜，使逻辑电路区11上方保留剩余氮化硅薄膜220。进一步的，作为一个优选的实施方式，采用热磷酸去除位于存储器件区12上方的氮化硅薄膜，而逻辑电路区11因有剩余硬掩模层30的保护，其上方的氮化硅薄膜不受影响。

步骤六，去除逻辑电路区11上的剩余硬掩模层30，以暴露逻辑电路区11上方的剩余介质层，以使剩余介质层将逻辑电路区11隔离。在该步中，作为一个优选的实施方式，如图8所示，去除逻辑电路区11上的剩余硬掩模层30时，同时将上一步中保留下的存储器件区12上方的二氧化硅薄膜去除，使逻辑电路区11上方保留剩余二氧化硅薄膜210。从而，剩余二氧化硅薄膜210和剩余氮化硅薄膜220形成剩余介质层将逻辑电路区11隔离。

本实施例所提供的隔离方法，通过在半导体衬底的介质层上方沉积一层二氧化硅硬掩模层，从而实现利用湿法刻蚀进行图形转移而保留逻辑电路区上方的介质层以作隔离用，克服了传统工艺中半导体衬底表面的介质层没有办法用湿法蚀刻的方式进行图形转移的弊端。

实施例二：

基于实施例一的隔离方法，本实施例提供一种嵌入式闪存的制备方法，参照图9并结合上述的图2~图8所示，本实施例的制备方法主要包括以下步骤：

步骤S1，提供一半导体衬底，该半导体衬底上设置有存储器件区12和逻辑电路区11；

步骤S2，在半导体衬底表面刻蚀形成多个浅沟槽，并于浅沟槽内填充绝缘物，形成逻辑电路区凸起形貌110和存储器件区凸起形貌120；

步骤S3，采用如实施例一所述的隔离方法将逻辑电路区11隔离；

步骤S4，继续于存储器件区12制备存储结构后，去除逻辑电路区11上方的剩余介质层；以及

步骤S5，于逻辑电路区11形成逻辑电路结构，从而完成嵌入式闪存的制备。

基于上述的技术方案，作为一个优选的实施方式，在存储器件区12制备的存储结构包括多个存储单元，这些存储单元的结构和制备可遵照现有工艺对于嵌入式闪存的存储单元的制备工艺进行，本发明对此不作限制。

本实施例提供的制备方法，在逻辑电路区11的隔离做好之后进行存储器件区12的存储结构的制备，在存储器件区12制备完存储结构之后再去除逻辑电路区11的隔离，可以很好地保护逻辑电路区11，不会因为存储结构的制备工艺对逻辑电路区造成影响，并且保证了逻辑电路区11和存储器件区12在制备时的独立性。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。