一种防ESD的二极管及包含其的CMOS集成电路保护电路的制作方法

本发明涉及半导体微电子技术领域。更具体地，涉及一种CMOS集成电路的防ESD的二极管及包含其的保护电路。

背景技术：

物体表面静止不动的电荷称为静电，静电电压通常是指带电体与大地之间的电位差，将大地作为零电位，静电带电体的电位显然有正有负，带电体带正电荷时电位为正，带电体带负电荷时电位为负，通常说的静电电压是指其绝对值。物体上带静电，尽管所带电量不多，但电位却很高，有几千伏到上万伏。如此高的电压在静电放电时会产生瞬态大电流，ESD人体模型静电电压与瞬态电流关系如图1所示。当带电的物体与导电通路接触时，这些电荷会通过导电通路失放，使通路的高阻处发生结构性损伤，这就是静电放电(Electro-static Discharge，ESD)损伤。

静电放电造成器件的失效模式有两种：致命失效和参数退化失效。致命失效：经静电放电后器件一个或多个参数发生大的突变，使器件失效，如半导器件PN结局部击穿，保护二极管边缘熔融损伤，栅穿通等；参数退化失效：当静电体静电能量不足已使高阻区如PN结或栅氧化层形成熔融通道造成局部损伤，使器件参数退化，对器件使用过程中造成隐患。

静电放电会对器件造成损伤，统计表明MOS器件失效器件中20—50％是由静电放电造成。CMOS集成电路输入端是两个MOS晶体管的栅极引线的共同连接点。每个MOS晶体管的栅极与沟道间隔一层二氧化硅层，二氧化硅层的临界击穿电场强度为(7-10)×10⁶v/cm。标准抗辐射加固CMOS电路栅氧化层厚度为50nm左右。击穿电压为35V-50V。等效输入电阻达到10¹⁰Ω左右。输入电容为5pf左右。如果制造工艺有缺陷，则击穿电压还要降低，对于这种高输入阻抗的输入端，只要外界有很小的感应电荷，都可能在输入端，迅速积累电荷而建立相当高的电压。如果建立起来的电压值超出二氧化硅所承受击穿电压值，则可能发生介质击穿，致使电路遭到永久性损坏。

对静电放电(ESD)失效器件分析发现：大部分都是对地保护二极管损伤，损坏损伤机理为二极管边缘部分过流烧毁。随着金属氧化物半导体(MOS)器件集成度的提高，集成电路芯片面临着严重的静电放电(ESD)威胁，而目前采用的ESD保护电路由于电流集边效应等原因，普遍存在着抗静电能力有限、占用较大芯片面积等问题。

因此，需要一种对CMOS集成电路进行抗静电放电(ESD)的二极管及包含该二极管的保护电路。

技术实现要素：

本发明的一个目的在于提供一种防静电放电的二极管。

为达到上述目的，本发明采用下述技术方案：

一种防静电放电的二极管，包括：

第一导电类型的半导体衬底；

在衬底上形成的第二导电类型的阱区；

在阱区上形成的第一导电类型的掺杂区；

在掺杂区的面积一定的情况下，掺杂区的形状为使掺杂区具有高周长/面积比的形状；定义单位面积方形掺杂区的周长为4，掺杂区具有的周长/面积比为4，周长/面积比大于4为高周长/面积比；

其中第一导电类型与第二导电类型相反。

优选地，在阱区形成引线孔，作为二极管的正极；在掺杂区形成引线孔，作为二极管的负极；衬底形成引线孔，用于与电源正极V_DD相连，使衬底与阱区形成的PN结处于反向偏压状态，对二极管起到隔离作用；引线孔尺寸为8μm。

优选地，掺杂区形状为条形结构。

优选地，掺杂区形状为指形结构。

进一步优选地，掺杂区形状为指形结构，指形结构包括一个横向条形结构和与横向条形结构一体的且位于横向条形结构同侧/异侧的至少两个竖向条形结构。。

优选地，条形结构宽度为12μm。

优选地，条形/指形结构的长度为宽度的5～12倍；掺杂区长度太长会造成压降增大，影响电流的分布，设计条形结构长度为电流下降为1/e时的长度。

根据半导体理论，二极管正向压降减少KT/q(0.026V)，电流下降1/e倍，且压降越大，电流越小。

其中，K为玻尔兹曼常数8.62×10^-5电子伏；T为绝对温度300K；q为电子电荷。

优选地，阱区掺杂为硼，表面浓度为8×10¹⁵/cm³～1×10¹⁶/cm³；掺杂区掺杂为磷，表面浓度大于1×10²⁰/cm³。

优选地，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。

本发明的另一个目的在于提供一种包括CMOS集成电路防ESD二极管的保护电路。

一种CMOS集成电路的防静电放电的保护电路，其中：

CMOS集成电路的输入端与输入保护电阻相连作为保护电路输入端；

第一二极管的负极和第二二极管的正极与保护电阻靠近保护电路输入端的一端相连；第三二极管的负极和第四二极管的正极与保护电阻远离保护电路输入端的一端相连；第五二极管的负极和第六二极管的正极与保护电路输出端相连；

第一、第三和第五二极管的正极接地；第二、第四和第六二极管的负极与电源正极V_DD相连；

第一和第二二极管为防静电放电的二极管。

本发明的有益效果如下：

本发明中的一种防静电放电的二极管，在相同的二极管面积的情况下，增大了二极管周长，使掺杂区具有高周长/面积比，提高了二极管电流容量，增强二极管静电放电能力，且具有小的输入电容，解决因静电放电(ESD)引起的器件损伤；一种含有防静电放电二极管的CMOS集成电路的保护电路，减少了输入端电容，提高了CMOS集成电路抗静电放电(ESD)能力。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的说明。

图1示出ESD人体模型静电电压与瞬态电流关系。

图2示出现有技术中保护二极管平面图。

图3示出现有技术中保护二极管剖面图。

图4示出示例中防静电放电的二极管平面图。

图5示出示例中防静电放电的二极管平面图。

图6示出含有防静电放电二极管的CMOS集成电路的保护电路图。

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

为了克服现有技术的不足，提供一种提高CMOS集成电路抗静电放电(ESD)能力的二极管结构，解决因静电放电(ESD)引起的器件损伤，减少输入端电容，提高CMOS集成电路抗静电放电(ESD)能力，本发明提出一种CMOS集成电路的防静电放电的二极管，包括：第一导电类型的半导体衬底；在衬底上形成的第二导电类型的阱区；在阱区上形成的第一导电类型的掺杂区；在掺杂区的面积一定的情况下，掺杂区的形状为使掺杂区具有高周长/面积比的形状；定义单位面积方形掺杂区的周长为4，掺杂区具有的周长/面积比为4，周长/面积比大于4为高周长/面积比；其中第一导电类型与第二导电类型相反。

本发明中，在阱区形成引线孔，作为二极管的正极；在掺杂区形成引线孔，作为二极管的负极；衬底形成引线孔，用于与电源正极V_DD相连，使衬底与阱区形成的PN结处于反向偏压状态，对二极管起到隔离作用；引线孔尺寸为8μm。

本发明中，掺杂区形状为条形结构或为指形结构。其中，指形包括一个横向条形结构和与横向条形结构一体的且位于横向条形结构同侧/异侧的至少两个竖向条形结构。根据半导体理论，二极管正向压降减少KT/q(0.026V)，电流下降1/e倍，且压降越大，电流越小。其中，K为玻尔兹曼常数8.62×10^-5电子伏；T为绝对温度300K；q为电子电荷。本发明中，条形结构宽度为12μm。条形/指形结构的长度为宽度的5～12倍；掺杂区长度太长会造成压降增大，影响电流的分布，设计条形结构长度为电流下降为1/e时的长度。

本发明中，阱区掺杂为硼，表面浓度为8×10¹⁵/cm³～1×10¹⁶/cm³；掺杂区掺杂为磷，表面浓度大于1×10²⁰/cm³。第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。

本发明的另一个目的在于提供一种包括CMOS集成电路防ESD二极管的保护电路。一种CMOS集成电路的防静电放电的保护电路，其中：CMOS集成电路的输入端与输入保护电阻相连作为保护电路输入端；第一二极管的负极和第二二极管的正极与保护电阻靠近保护电路输入端的一端相连；第三二极管的负极和第四二极管的正极与保护电阻远离保护电路输入端的一端相连；第五二极管的负极和第六二极管的正极与保护电路输出端相连；第一、第三和第五二极管的正极接地；第二、第四和第六二极管的负极与电源正极V_DD相连；第一和第二二极管为防静电放电的二极管。

下面结合一个示例进行说明。示例中，掺杂区形状为为指形结构，优选指的数量为3个；第一导电类型为N型，第二导电类型为P型。

如图2、图3所示，现有技术中的二极管是器件制造过程中，同时形成的，不需要增加工艺。该二极管包括：第一导电类型的半导体衬底N^-区、在衬底上形成的第二导电类型的阱区P^-区和在阱区上形成的第一导电类型的掺杂区N⁺区。N^-区为器件衬底，形成二极管的隔离结构，P^-区为器件P阱，N⁺区与NMOS源漏区同时形成N⁺P^-形成保护二极管。该结构等效于NPN晶体管，二极管的正极为P^-区。相当于晶体管基区。二极管电流通过基区流向表面的电极。由于基区宽度非常窄，只有几个微米，横向电阻非常大，在电流通过时形成电压降，电流越大，压降越大、由于电压降原因，造成二极管电流边缘部分比中间部分大，越靠中间电流越小，当电压降大于0.7伏时，电流变为零，这种现象叫电流集边效应，二级管中间部分，无电流通过时形成无效面积。

如图4、图5所示，一种防静电放电的二极管，该二极管包括：第一导电类型的半导体衬底N^-区、在衬底上形成的第二导电类型的阱区P^-区和在阱区上形成的第一导电类型的掺杂区N⁺区。在掺杂区的面积一定的情况下，掺杂区的形状为使掺杂区具有高周长/面积比的形状。本示例中，掺杂区形状为指形结构，指的数量为3个，指形结构宽度为12μm。指形结构的长度为宽度的5～12倍。N^-区为器件衬底，形成二极管的隔离结构，P^-区为器件P阱，N⁺区与NMOS源漏区同时形成，N⁺P^-形成保护二极管。普通二极管电流方向是垂直的，由于该二极管的P^-区电极是由表面引出的，因此电流是由N⁺区到P^-区后经过窄长的横向P^-区后再到表面电极。横向的P-区非常窄，只有几个微米，电阻很大，电流经过时会形成压降。

静电放电(ESD)特性为瞬态大电流，而且靠近PN结边缘电流大，中间电流小甚至没有电流经过，这种现象叫电流集边效应。常规的方形保护二极管中间部分无电流，为无效面积，边缘电流集中，一旦超出电流密度的极限，二极管就会被损坏。本发明的二极管结构N⁺区为齿条型结构，此结构可基本消除电流集边效应，对于同样的二极管面积此结构二极管周长增加一倍以上，电流容量也相应的增加。

本发明的二极管是在CMOS集成电路加工过程中同时制造出来的，不需要增加工艺。

本示例中，N型(100)硅单晶片，电阻率ρ＝2～4Ω/cm。在阱区形成引线孔，作为二极管的正极；在掺杂区形成引线孔，作为二极管的负极；衬底形成引线孔，用于与电源正极V_DD相连，使衬底与阱区形成的PN结处于反向偏压状态，对二极管起到隔离作用；由于CMOS电路设计尺寸比较宽，引线孔尺寸为8μm。P^-区与CMOS电路制造工艺P阱区同时形成，掺杂为硼，表面浓度为8×10¹⁵/cm³～1×10¹⁶/cm³；N⁺区与CMOS集成电路的NMOS源漏区同时形成，掺杂区掺杂为磷，表面浓度大于1×10²⁰/cm³。第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。

应注意的是，指形的掺杂区也不能太长、也不能太细。因为作为掺杂区若太长的话，就会在掺杂区的纵向产生压降，致使指形结构纵向的注入电流不均匀；若太细的话，就会在掺杂区的指形结构横向产生压降，致使横向的注入电流不均匀。这就是说，若指形结构太长或太细的话，都不能有效的利用整个掺杂区，难以增大总的电流。当然，掺杂区的注入电流密度也不能过大，即掺杂区单位周长的电流不能超过一定的容量，否则就使二极管的总体性能下降。

请注意，上述示例中的各层的导电类型可以统一变为相反的类型，也能够实现本发明的防静电放电功能。

需要说明的是，N⁺代表N型导电类型重掺杂，N^-代表N型导电类型轻掺杂，P^-代表P型导电类型轻掺杂。这里，重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。

静电放电(ESD)保护网络的主要功能：是在每一个引脚静电放电的情况下，提供一个具有合适的电压限制的大电流网络。在合适的电压限制下，器件在静电放电(ESD)时间域中的电压要限制在脉冲安全工作区之内。这样静电放电(ESD)保护网络不仅应提供静电放电电流路径，而且要保证限制此电压，低于每个引脚，允许的绝对最大值。

如图6所示，为了实现上述功能，本发明还提出一种CMOS集成电路的防静电放电的保护电路，其中：CMOS集成电路的输入端与输入保护电阻R相连作为保护电路输入端；第一二极管D1的负极和第二二极管D2的正极与保护电阻靠近保护电路输入端的一端相连；第三二极管D3的负极和第四二极管D4的正极与保护电阻远离保护电路输入端的一端相连；第五二极管D5的负极和第六二极管D6的正极与保护电路输出端相连；第一、第三和第五二极管(D1、D3、D5)的正极接地；第二、第四和第六二极管(D2、D4、D6)的负极与电源正极V_DD相连。

对静电放电(ESD)失效器件分析发现：大部分都是第一个或第二个保护二极管损伤，损坏损伤机理为二极管边缘部分过流烧毁。本发明中，第一和第二二极管(D1、D2)为防静电放电的二极管。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。