三维叠层半导体结构及其制造方法
【技术领域】
[0001]本发明是有关于一种三维叠层半导体结构及其制造方法，且特别是有关于一种以自对准(self-aligned)工艺制作的三维叠层半导体结构及其制法。
【背景技术】
[0002]非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，目前的三维叠层存储器结构仍有一些问题需要被解决。
[0003]图1A?图1C绘示一种三维叠层半导体结构的传统制法。其中是以一三维垂直栅极(VG)与非门存储器阵列结构作说明。传统的三维叠层半导体结构包括多个多层柱体(mult1-layered pillars) IlM彼此相距地形成于一基板10上,且各多层柱体IlM包括多层绝缘层(如一顶部绝缘层111T、一底部绝缘层IllB和在顶部绝缘层IllT和底部绝缘层IllB之间的多个绝缘层111)和多层导电层121交替叠层而成。在传统制法中，导体(如多晶硅)的上半部是经过两次刻蚀工艺，即多晶硅-接点(PLC)工艺和多晶硅-对准(PLA)工艺。如图1A所示，是以PLC工艺形成图案化导体171和多个孔洞171a，其中孔洞171a暴露出基板10的上表面。之后，进行PLA工艺。如图1B所示，覆盖图1A的结构并在上方形成掩模182以对图案化导体171进行图案化步骤。如图1C所示，图1A的图案化导体171被刻蚀后形成多个导电体19，其中各导电体19 (沿着y-方向垂直于基板10)包括一下部19a和一上部19b,其中导电体19的下部19a是位于相邻多层柱体IlM的电荷捕捉层(垂直通道)16之间，而导电体19的上部19b连接下部19a并沿着x_方向延伸以做为一字线。
[0004]根据传统制法，导电体19的上部19b(顶部的多晶硅导体)是经过两次刻蚀而制得。传统制法中的PLA工艺并非自对准(self-aligned)工艺。多晶硅导体仍留在结构已达到字线连接，且PLA工艺由于不是自对准工艺而具有窄工艺窗口。由于传统制法进行了两次刻蚀工艺(PLC工艺+PLA工艺)，在制得结构上可能会发生字线连接不良的问题。传统制法中，是使用非自对准串行选择线裁切(Non-self-aligned SSL cut)以形成SSL岛，因此SSL岛可能会有不良的廓形。再者，传统制法中，导电体19的上部19b和下部19a是以相同材料制成，无法满足不同特性的字线(上部1%)和栅极(下部19a)的需求。
【发明内容】
[0005]本发明是有关于一种三维叠层半导体结构及使用自对准工艺的制造方法。实施例的三维叠层半导体结构的相关元件是具有自对准的构形，亦可降低字线的阻值，以及使结构具有稳定的电子特性。
[0006]根据一实施例，是提出一种三维叠层半导体结构，包括多个多层柱体(mult1-layered pillars)形成于一基板上且这些多层柱体彼此相距,多个第一导体(firstconductor)形成于相邻的多层柱体之间，多个电荷捕捉层(charging-trapping layers)形成于基板上和多层柱体的侧壁处以隔开第一导体和多层柱体，和一第二导体(secondconductor)形成于第一导体和电荷捕捉层上。实施例中，多层柱体其中之一包括多层绝缘层(insulating layers)和多层导电层(conductive layers)交替叠层而成。第一导体的上表面是高于多层柱体的上表面，以分别于多层柱体上方形成多个容置槽沟(receivingtrenches)。再者，形成于第一导体和电荷捕捉层上的第二导体是填满多层柱体上方的容置槽沟。
[0007]根据实施例，是提出一种三维叠层半导体结构的制造方法，包括:
[0008]形成多个多层柱体于一基板上，且这些多层柱体彼此相距，多层柱体其中之一包括多层绝缘层和多层导电层交替叠层而成；
[0009]形成多个电荷捕捉层于基板上和多层柱体的侧壁处；
[0010]形成多个第一导体于相邻的多层柱体之间，且电荷捕捉层隔开第一导体和多层柱体，其中第一导体的上表面是高于多层柱体的上表面，以分别于多层柱体上方形成多个容置槽沟；和
[0011]形成一第二导体于第一导体和电荷捕捉层上，且第二导体是填满多层柱体上方的容置槽沟。
[0012]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。
【附图说明】
[0013]图1A?图1C绘示一种三维叠层半导体结构的传统制法。
[0014]图2A?图10A是绘示本发明一实施例的三维叠层半导体结构的制造方法。
[0015]图2B?图7B和图10B分别为沿着图2A?图7A和图10A的剖面线AA的剖面图。
[0016]图4C?图7C和图10C分别为沿着图4A?图7A和图10A的剖面线BB的剖而图。
[0017]图8B、图9B和图10D分别为沿着图8A、图9A和图10A的剖面线CC的剖面图。
[0018]图11是绘示实施例的一种指状位线布局的三维叠层半导体结构的上视图。
[0019]图12A是绘示实施例的一种独立双栅极(IDG)布局的三维叠层半导体结构的上视图。
[0020]图12B为沿着图12A的剖面线DD的剖面图。
[0021]【符号说明】
[0022]10、20:基板
[0023]11M、21M:多层柱体
[0024]111T、211T:顶部绝缘层
[0025]211T_a:顶部绝缘层的上表面
[0026]111,211:绝缘层
[0027]111B、211B:底部绝缘层
[0028]121、221:导电层
[0029]16、26:电荷捕捉层
[0030]26a:电荷捕捉层的上表面
[0031]171:图案化导体
[0032]171a:孔洞
[0033]182:掩模
[0034]19:导电体
[0035]19a:导电体的下部
[0036]19b:导电体的上部
[0037]21H:第一绝缘体
[0038]21H-a:第一绝缘体的上表面
[0039]25:导电条
[0040]251:第一导体
[0041]25a:第一导体的上表面
[0042]27:空孔
[0043]28:绝缘岛
[0044]30:绝缘罩
[0045]30 ’、30 ”:图案化绝缘罩
[0046]33:容置槽沟
[0047]40’:图案化光刻胶
[0048]401、402:开口
[0049]312,61:第二绝缘体
[0050]52:第二导体
[0051]63:介电层
[0052]55、65:SSL 接点
[0053]Al:第一区域
[0054]A2:第二区域
[0055]As:条状区域
[0056]Ar:凹陷区域
【具体实施方式】
[0057]本发明是提出一三维叠层半导体结构及其制造方法。实施例的三维叠层半导体结构可以用字线镶嵌工艺(damascene WL process)进行制作,其使用自对准工艺形成字线。根据实施例的揭露，栅极和字线可以用不同材料形成，而使栅极材料具适当的功函数(如高功函数)，而字线的材料是具有低阻值。再者，可由位线隔离(BL isolat1n)方式进行自对准双栅极串行选择线工艺(self-aligned double gate SSL process)。据此,实施例的三维叠层半导体结构具有优点例如相关元素有自对准的构型、字线具低阻值、以及稳定的电子特性。再者，实施例的三维叠层半导体结构可透过简单、且不耗时也不昂贵的程序进行制作。
[0058]以下是提出实施例，配合图示以详细说明本发明所提出的三维叠层半导体结构及其制造方法。然而本发明并不仅限于此。实施例中的叙述，如细部结构、工艺细节和材料选择等等，仅为举例说明的用，并非对本发明欲保护的范围做限缩。再者，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构和工艺加以变化与修饰，以符合实际应用的需要。因此，未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。
[0059]图2A?图1OA是绘示本发明一实施例的三维叠层半导体结构的制造方法。图2A?图1OA是绘示实施例的三维叠层半导体结构的上视图。再者，图2B?图7