半导体器件的制作方法

本发明涉及半导体领域，更具体地涉及半导体器件。

背景技术：

现在，由于微电子技术的飞速发展，电源系统的设计更加复杂。有两种主要类型的稳压电源可用，开关模式电源和线性电源。由于开关模式电源比线性电源供电效率高，所以开关电源已成为流行趋势，并且已广泛应用于电子器件中，诸如个人计算机。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：第一晶体管，包括：第一源极区域，位于具有第一浓度的第一块状区域中；和第一栅极；以及第二晶体管，包括：第二源极区域，位于具有比所述第一浓度高的第二浓度的第二块状区域中，所述第二源极区域与所述第一源极区域和所述第一栅极连接。

本发明的实施例还提供了一种半导体器件，包括：第一晶体管，包括：第一源极区域，位于第一块状区域中；第一绝缘层，具有第一厚度；和第一栅极，位于所述第一绝缘层上；以及第二晶体管，包括：第二源极区域，位于第二块状区域中，所述第二源极区域与所述第一源极区域和所述第一栅极连接；第二绝缘层，具有第二厚度，所述第二厚度大于所述第一厚度；和第二栅极，位于所述第二绝缘层上。

本发明的实施例还提供了一种形成半导体器件的方法，所述方法包括：提供包括第一器件区域和第二器件区域的衬底，所述第一器件区域和所述第二器件区域分别与第一晶体管和第二晶体管相关联；在所述衬底中形成阱；在所述第一器件区域中形成第一图案化的绝缘层，所述第一图案化的绝缘层具有第一厚度；在所述第二器件区域中形成第二图案化的绝缘层，所述第二图案化的绝缘层具有比所述第一厚度大的第二厚度；在所述第一图案化的绝缘层上形成第一栅极；在所述阱中，第一块状区域和第二块状区域分别形成在所述第一器件区域和所述第二器件区域中；分别在所述第一块状区域和所述第二块状区域中形成第一源极区域和第二源极区域；以及将所述第一源极区域、所述第一栅极和所述第二源极区域连接在一起。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最好地理解本发明的各个方面。应该指出的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的电路的示图。

图2是根据一些实施例的半导体器件的截面图。

图3A至图3J是根据一些实施例的示出制造半导体器件的方法的示图。

图4A是根据一些实施例的示出形成半导体器件的方法的流程图。

图4B是根据一些实施例的示出形成半导体器件的另一种方法的流程图。

图5是示出具有和不具有图1所示的旁路单元的电路的仿真结果的示意图。

具体实施方式

为了实施本发明的不同部件，以下公开提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不旨在限定。例如，在下面的描述中第一部件在第二部件上方或在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成附加的部件，使得第一和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。

图1是根据一些实施例的电路10的示图。参考图1，在电源VDD和参考GND(例如，接地电平)之间限定的电源域中操作电路10。电路10包括电源电路11和旁路单元19。如下文详细地描述，电源电路11被配置为将电源VDD转换为输出端处的电压Vout，并且旁路单元19被配置为将电流导向输出端处。

电源电路11包括第一晶体管M1、第二体管M2、电感器12、电容器14和栅极驱动器16。栅极驱动器16用于输出脉冲信号至第一晶体管M1和第二体管M2中的每一个的栅极，从而改变它们的导通状态。电压Vout的电压电平取决于脉冲信号的占空比。

第一晶体管M1的栅极耦合至栅极驱动器16。第一晶体管M1的源极接收供电电压VDD。第一晶体管M1的漏极耦合至电感器12的一端。在本实施例中的第一晶体管M1包括p-型金属氧化物半导体(PMOS)晶体管。

第二晶体管M2的栅极耦合至栅极驱动器16。第二晶体管M2的漏极耦合至第一晶体管M1的漏极，并且还耦合至电感器12的一端。第二晶体管M2的源极耦合至参考GND。此外，第二晶体管M2包括本征体二极管18，其是p-型阱区域和n-区域之间的PN结二极管。体二极管18具有耦合至第二晶体管M2的源极的阳极和耦合至第二晶体管M2的漏极的阴极。在本实施例中，第二晶体管M2包括n-型MOS(NMOS)晶体管。在一些实施例中，第二晶体管M2包括横向扩散MOS晶体管(LDMOS)。

耦合在第二晶体管M2的漏极和参考GND之间的旁路单元19被配置为旁路从参考GND至电感器12和电容器14的电流。旁路单元19包括第三晶体管Mb。第三晶体管Mb的漏极D耦合至第二晶体管M2的漏极。第三晶体管Mb的栅极G耦合至参考GND。第三晶体管Mb的源极S耦合至参考GND并且还耦合至栅极G。结果，第三晶体管Mb是二极管连接的晶体管。由于第三晶体管Mb栅极-源极电压(VGS)基本等于零并且因此小于其阈值电压，所以第三晶体管Mb保持为截止(没有导通)状态。更具体的，在亚阈值区域中操作第三晶体管Mb。在本实施例中，第三晶体管Mb包括NMOS晶体管。在一些实施例中，第三晶体管M3包括横向扩散MOS晶体管(LDMOS)。

为防止电源VDD和参考GND之间的短路，引入称为“死区时间”的时间段，从而使得第一晶体管M1和第二晶体管M2都保持为截止状态。然而，在死区时间内，可能会发生体二极管反向恢复问题，这可能不利地影响电压Vout。在操作中，响应于来自栅极驱动器16的脉冲信号，第一晶体管M1导通而第二晶体管M2截止。来自电源VDD的电流沿着第一路径PA1经由第一晶体管M1的源极至漏极流向输出端，对电感器12和电容器14进行充电。随后，栅极驱动器16反转第一晶体管M1和第二晶体管M2的导通状态。在完全反转第一晶体管M1和第二晶体管M2的导通状态之前，在死区时间中第一晶体管M1和第二晶体管M2截止。来自参考GND的电流沿着第二路径PA2对电感器12和电容器14进行充电。在一些现有的没有旁路机制的方法中，充电电流会流经体二极管18，并且发生不希望的体二极管反向恢复。

为了减缓体二极管反向恢复，旁路单元19与体二极管18并联连接，以旁路来自参考GND的电流。旁路单元19具有比体二极管18的阈值电压小的阈值电压。例如，旁路单元19的阈值电压近似为0.3伏(V)，并且体二极管18的阈值电压近似为0.7V。因此，旁路单元19在体二极管18导通之前先导通。利用旁路单元19，在死区时间内，来自参考GND的电流的很大部分经由电感器12和电容器14流向输出端，因此减少了流经体二极管18的电流。以这种方式，体二极管反向恢复问题得到减缓。有效地，来自参考GND的基本上所有的电流都流经旁路单元19并且旁路体二极管18，从而消除体二极管反向恢复问题。

用晶体管实施旁路单元19，并且因此有相对低的面积成本。在一些现有的方法中，芯片外旁路器件或肖特基二极管用于解决体二极管反向恢复的问题。这样的方法将遭受相对高的面积成本。

取决于旁路单元19的半导体结构，旁路单元19具有击穿电压，诸如12V、16V或20V，这将参考图2进行详细地描述。此外，随着旁路单元19的击穿电压减小，旁路单元19的面积减小。由于期望的击穿电压并且因此旁路单元19的面积可以预定，所以旁路单元19在电路设计中提供了灵活性。

例如，如果在应用中期望在相对高的电源VDD(诸如20V)下操作电路10，那么设计者根据电源VDD的电压电平(即，20V)来确定旁路单元19的击穿电压是20V。在操作中，当第一晶体管M1导通并且第二晶体管M2截止时，第二晶体管M2的漏极处的电压电平近似为20V。如果旁路单元19的击穿电压是5V，那么旁路单元19将不能忍受旁路单元19上的电压差20V，并且将会发生旁路单元19的击穿。如果发生旁路单元19的击穿，那么电路10不能正确地运行。

另一方面,如果在另一应用中，期望在相对低的电源VDD(诸如5V)下操作电路10，那么设计者根据5V的电源VDD，确定旁路单元19的击穿电压是5V。由于随着旁路单元19的击穿电压减小，旁路单元19的面积减小，所以用于5V应用的旁路单元19可以设计为具有比用于20V应用的旁路单元19更小的面积。结果，取决于应用，可以优化旁路单元19的击穿电压和面积。

在一些现有的使用肖特基二极管作为旁路器件的方法中，肖特基二极管的击穿电压由肖特基二极管的材料确定，可以包括金属和硅。不改变材料就不能改变肖特基二极管的击穿电压。然而，改变材料使半导体制造工艺变得复杂。结果，肖特基二极管的击穿电压不是灵活的，并且不能够优化肖特基二极管的面积以用于不同的应用。

图2是根据一些实施例的半导体器件20的截面图。参考图2，半导体器件20包括第一晶体管21和第二晶体管22。此外，参考图1描述和示出的第三晶体管Mb与第一晶体管21一起实施，并且参考图1描述和示出的第二晶体管M2与第二晶体管22一起实施。为了方便，在图2中仅示出了第二晶体管22(对应于图1中的第二晶体管M2)和关联的第一晶体管21(对应于图1中的作为第二晶体管M2的旁路单元的第三晶体管Mb)，并且没有示出图1中的第一晶体管M1。

第一晶体管21包括衬底201上的第一绝缘层213、第一绝缘层213上的第一多晶硅(poly)层214以及衬底201中的第一源极区域211、第一漏极区域和第一沟道212。第一源极区域211形成在衬底201的阱202的第一块状(bulk)区域210中。通过阱202和设置在阱202的浅沟槽隔离件(STI)2031和2032之间的掺杂区域204来限定第一漏极区域。在第一块状区域210中，第一沟道212限定在第一源极区域211和第一STI 2031之间，并且位于第一绝缘层213下面。第一块状区域210与第一多晶硅层214的一部分重叠。在一些实施例中，衬底201包括p-型衬底，并且阱202包括高压n-阱(HVNW)。此外，掺杂区域204和第一源极区域211中的每一个都包括n-型掺杂剂，而第一块状区域210包括p-型掺杂剂。结果，随着第一多晶硅层214用作第一栅极，第一晶体管21包括NMOS晶体管结构。

在一些实施例中，第一绝缘层213包括氧化物层。第一绝缘层213具有范围在从约25埃至约60埃的第一厚度W1。第一厚度W1是确定第一晶体管21的阈值电压的因素。

第一块状区域210用作第一晶体管21的主体。此外，第一块状区域210具有范围从约5*10¹⁵至1*10¹⁶cm^-3的第一浓度。第一浓度也是确定第一晶体管21的阈值电压的因素。

第一块状区域210和掺杂区域204之间的第一STI 2031具有在第一沟道212延伸的方向上的第一长度L1。在一些实施例中，随着第一长度L1增加，第一源极区域211和掺杂区域204之间的中心-至-中心的距离D1增加，并且反之亦然。此外，第一长度L1和关联的距离D1是确定第一晶体管21的击穿电压的因素。

类似地，第二晶体管22包括衬底201上的第二绝缘层223、第二绝缘层223上的第二多晶硅层224以及衬底201中的第二源极区域221、第二漏极区域和第二沟道222。第二源极区域211形成在衬底201的阱202的第二块状区域220中。与第一漏极区域类似，也通过阱202和设置在阱202中的STI 2031和2032之间的掺杂区域204来限定第二漏极。掺杂区域204用于作为第一晶体管21和第二晶体管22的的漏极。第二块状区域220中，第二沟道222限定在第二源极区域221和第二STI 2032之间，并且位于第二绝缘层223下面。第二块状区域220与第二多晶硅层224的一部分重叠。如先前讨论的，衬底201包括p-型衬底，并且阱202包括高压n-阱(HVNW)。此外，掺杂区域204和第二源极区域221中的每一个都包括n-型掺杂剂，而第二块状区域220包括p-型掺杂剂。结果，随着第二多晶硅层224用作第二栅极，第二晶体管22包括NMOS晶体管结构。

在一些实施例中，第二绝缘层223包括氧化物层。第二绝缘层223具有范围从约100埃至约350埃的第二厚度W2。第二厚度W2是确定第二晶体管22的阈值电压的因素。

第二块状区域220用作第一晶体管22的主体。此外，第二块状区域220具有第二浓度，该第二浓度的范围从约1.5*10¹⁶至2*10¹⁷cm^-3。第二浓度也是确定第二晶体管22的阈值电压的因素。

第二块状区域220和掺杂区域204之间的第二STI 2032具有在第二沟道222延伸的方向上的第二长度L2。在一些实施例中，随着第二长度L2增加，第二源极区域221和掺杂区域204之间的中心-至-中心的距离D2增加，并且反之亦然。此外，第二长度L2和关联的距离D2是确定第二晶体管22的击穿电压的因素。

为了缓解体二极管反向恢复问题，第二晶体管22的阈值电压设计为大于第一晶体管21。在实施例中，第二浓度高于第一浓度，从而使得第二晶体管22的阈值电压大于第一晶体管21的阈值电压。在另一实施例中，第二厚度W2大于第一厚度W1，导致更大的阈值电压。在又一实施例中，第二厚度W2大于第一厚度W1，并且第二浓度大于第一浓度。在又一实施例中，第二厚度W2大于第一厚度W1，而第二浓度等于第一浓度。在又一实施例中，第二浓度高于第一浓度，而第二厚度W2等于第一厚度W1。有效地，缓解了体二极管反向恢复问题，或者甚至消除了体二极管反向恢复问题，而且不用像肖特基二极管需要牺牲面积损耗。

此外，如上所述，设计者能够根据电源VDD确定第一晶体管21和第二晶体管22中的每一个的期望的击穿电压。因为第一晶体管21的击穿电压与第一长度L1(或距离D1)关联，并且第二晶体管22的击穿电压与第二长度L2(或距离D2)关联，所以通过调整第一长度L1或第二长度L2或两者，设计者可以在制造之前设计半导体器件20。以这种方式，优化了第一晶体管21和第二晶体管22消耗的面积。

导电组件206形成在第一源极区域211、第二源极区域221、第一多晶硅层214、第二多晶硅层224和掺杂区域204上，以用作电连接的连接点(pick-up)。此外，还参考图1中的晶体管Mb和M2，第一源极区域211、第一多晶硅层214和第二源极区域221电连接至互连件207。

图3A到3J是根据一些实施例的示出的制造半导体器件的方法的示图。参考图3A，提供了衬底301。衬底301包括第一器件区域和第二器件区域，其中分别形成第一晶体管和第二晶体管。第一器件区域和第二器件区域分别与第一晶体管和第二晶体管关联。在一些实施例中，衬底301包括p-型衬底。

参考图3B，第一STI 3031和第二STI 3032形成在衬底301中，例如，通过按顺序依次执行沉积工艺、刻蚀工艺、回调工艺、退火工艺和化学机械平坦化工艺。STI 3031和3032分别设置在第一器件区域和第二器件区域中。

参考图3C，阱302形成在衬底301中，例如，通过推进(drive-in)工艺之前的离子注入工艺。在一些实施例中，阱302包括高压n-阱(HVNW)。

参考图3D，通过刻蚀工艺之前的沉积工艺，在衬底301上形成图案化的绝缘层303，在第一器件区域中暴露阱302。在一些实施例中，图案化的绝缘层303包括氧化物层。

参考图3E，例如，通过沉积工艺，在第一器件区域中，图案化的绝缘层304形成衬底301上。在一些实施例中，图案化的绝缘层304包括氧化物层。如先前讨论的和本实施例所示，作为缓解体二极管反向恢复问题的方法，图案化的绝缘层303的厚度大于图案化的绝缘层304的厚度。在其他的实施例中，例如，通过利用沉积工艺在衬底301上形成单个绝缘层来代替在图3D和图3E中形成不同厚度的绝缘层的工艺。在这种情况下，绝缘层在第一器件区域和第二器件区域具有均匀的厚度。为了缓解体二极管反向恢复问题，随后以不同的浓度掺杂形成在第一和第二器件区域中的块状区域。

参考图3F，例如，通过刻蚀工艺之前的沉积工艺，在绝缘层303和304上形成图案化的多晶硅层，结果在第一器件区域中形成第一多晶硅层305，以及在第二器件区域中形成第二多晶硅层306。第一多晶硅层305与第一STI3031的一部分重叠并且用作第一晶体管的第一栅极。与第一多晶硅层305分离的第二多晶硅层306与第二STI 3032的一部分重叠，并且用作第二晶体管的第二栅极。

参考图3G，例如，通过离子注入工艺，在阱302中，第一块状区域307限定在第一器件区域中，并且在阱302中，第二块状区域308限定在第二器件区域中。如先前所讨论的，作为缓解体二极管反向恢复问题的另一方法，第二块状区域308的浓度大于第一块状区域307的浓度。具体地，通过在阱302中掺杂第一预定次数的掺杂剂类型的掺杂剂以限定第一块状区域307，并在阱302中掺杂第二预定次数的掺杂剂类型的掺杂剂以限定第二块状区域308，从而在阱302中，第一块状区域307形成在第一器件区域中，并且在阱302中，第二块状区域308形成在第二器件区域中。第二预定次数大于第一预定次数。

可选地，通过在第一块状区域307中掺杂具有第一浓度的第一掺杂剂类型的掺杂剂和具有比第一浓度小的第二浓度的与第一掺杂剂类型相反的第二掺杂剂类型的掺杂剂，并且在第二块状区域308中掺杂第一掺杂剂类型的掺杂剂，从而在阱302中，第一块状区域307形成在第一器件区域中，并且在阱302中，第二块状区域308形成在第二器件区域中。因为在第一块状区域307中，第一掺杂剂类型的掺杂剂的一部分被第二掺杂剂类型的掺杂剂平衡，所以只有第一掺杂剂类型的掺杂剂保留在第一块状区域307中。结果，第一块状区域307中的第一掺杂剂类型的掺杂剂的浓度小于第二块状区域308中的第二掺杂剂类型的掺杂剂的浓度。以这种方式，第二浓度大于第一浓度。

参考图3H，例如，通过刻蚀工艺暴露第一块状区域307的一部分、第二块状区域308的一部分以及第一器件区域与第二器件区域之间的边界，从而在衬底301上形成第一绝缘层309和第二绝缘层310。第一绝缘层309和第二绝缘层310分别用作第一晶体管和第二晶体管的栅极氧化物。

参考图3I，第一源极区域311限定在第一块状区域307中，并且在阱302中，掺杂区域312限定在STI 3031与3032之间，以及例如，通过离子注入工艺，第二源极区域313限定在第二块状区域308中。

参考图3J，例如，通过刻蚀工艺之前的沉积工艺，在第一源极区域311、掺杂区域312、第二源极区域313、第一多晶硅层305和第二多晶硅层306上形成导电组件314。导电组件314用作电连接至互连件315的连接区域。此外，第一源极区域311、第一多晶硅层305和第二源极区域313一起连接至互连件315。

图4A是根据一些实施例的示出形成半导体器件的方法400A的流程图。参考图4A，在操作401中，提供衬底。衬底包括第一器件区域和第二器件区域，其中分别形成第一晶体管和第二晶体管。衬底类似于分别参考图2和3A描述和示出的衬底201或衬底301。

在操作402中，在衬底中限定阱。阱类似于分别参考图2和3C描述和示出的阱202或阱302。在实施例中，阱包括HVNW。随后，在阱中，第一STI和第二STI分别形成在第一器件区域和第二器件区域中。

在操作403中，分别在第一器件区域和第二器件区域中，第一图案化的绝缘层和第二图案化的绝缘层形成在衬底上。第二图案化的绝缘层的厚度大于第一图案化的绝缘层的厚度。第一图案化的绝缘层类似于参考图3E描述和示出的图案化的绝缘层304，并且第二图案化的绝缘层类似于参考图3D描述和示出的图案化的绝缘层303。在实施例中，第一图案化的绝缘层包括用于核心器件的氧化物层，并且第二图案化的绝缘层包括用于I/O器件的氧化物层。

在操作404中，第一多晶硅层形成在第一图案化的绝缘层上，并且第二多晶硅层形成在第二图案化的绝缘层上。第一多晶硅层用作第一晶体管的第一栅极，并且第二多晶硅层用作第二晶体管的第二栅极。

在操作405中，在阱中，第一块状区域限定在第一器件区域中，并且在阱中，第二块状区域限定在第二器件区域中。第一块状区域用作第一晶体管的主体，并且第二块状区域作为第二晶体管的主体。在一些实施例中，第二块状区域的浓度大于第一块状区域的浓度。在一些实施例中，第二块状区域的浓度等于第一块状区域的浓度。第一块状区域和第二块状区域分别类似于参考图3G描述和示出的第一块状区域307和第二块状区域308。

在操作406中，第一源极区域、掺杂区域和第二源极区域分别限定在第一块状区域、阱和第二块状区域中。通过阱和掺杂区域限定第一晶体管的第一漏极区域，并且也通过阱和掺杂区域限定第二晶体管的第二漏极区域。

在操作407中，导电组件形成在第一源极区域、第二源极区域、掺杂区域、第一多晶硅层和第二多晶硅层上。导电组件用作电连接至互连件的连接区域。

在操作408中，第一源极区域、第一多晶硅层和第二源极区域一起连接至互连件。

图4B是根据一些实施例的示出形成半导体器件的另一方法400B的流程图。参考图4B，图4B示出的方法400B类似于图4A示出的方法400A，但是例如，操作410代替了操作403，操作411代替了操作405。在操作410中，分别在第一器件区域和第二器件区域中，第一图案化的绝缘层和第二图案化的绝缘层形成衬底上。在一些实施例中，第二图案化的绝缘层的厚度大于第一图案化的绝缘层的厚度。在其他的实施例中，第二图案化的绝缘层的厚度等于第一图案化的绝缘层的厚度。

在操作411中，在阱中，第一块状区域限定在第一器件区域中，并且在阱中，第二块状区域限定在第二器件区域中。第二块状区域的浓度大于第一块状区域的浓度。

图5是有和没有第三晶体管Mb作为旁路单元的电路的仿真结果的示意图。参考图5，横轴表示第二晶体管M2的源极-漏极电压(VSD)，并且纵轴表示以微安(μA)为单位的电流的幅值。曲线601表示当电路没有第三晶体管Mb时流经体二极管18的反向电流。曲线602表示当电路具有第三晶体管Mb时流经第三晶体管Mb的反向电流。

通常，反向电流的总量是流经体二极管18的反向电流和流经第三晶体管Mb的反向电流的和。因此，随着流经第三晶体管Mb的反向电流的量增加，流经体二极管18的反向电流的量减少。例如，假设反向电流的总量是1安培(A)。当流经第三晶体管Mb的反向电流是0.6毫安(mA)时，流经体二极管18的反向电流是0.4mA。此外，当流经第三晶体管Mb的反向电流增加到0.8mA时，流经体二极管18的反向电流减少到0.2mA。结果，当流经体二极管18的反向电流的量减少时，体二极管反向恢复问题得到缓解。有效地，流经第三晶体管Mb的基本上所有的反向电流都旁路体二极管18，从而消除了体二极管反向恢复问题。

如图5所示，曲线602所示的流经第三晶体管Mb的反向电流的幅值明显大于曲线601所示的流经体二极管18的反向电流的幅值。特别地，在VSD约为0.6V(这是体二极管18的导通电压)时，点P1处流经三晶体管Mb的反向电流的幅值大约是流经体二极管18的反向电流的幅值的1000倍。即，只有很少的反向电流流经体二极管18。所以，显著缓解了体二极管方向恢复问题。

一些实施例具有以下特点和/或优点一个或组合。在一些实施例中，半导体器件包括第一晶体管和第二晶体管。第一晶体管包括具有第一浓度的第一块状区域中的第一源极区域以及具有第一栅极。第二晶体管包括具有比第一浓度高的第二浓度的第二块状区域中的第二源极区域。第二源极区域连接至第一源极区域和第一栅极。

在一些实施例中，半导体器件包括第一晶体管和第二晶体管。第一晶体管包括第一块状区域中的第一源极区域、具有第一厚度的第一绝缘层和第一绝缘层上的第一栅极。第二晶体管包括第二块状区域中的第二源极区域、具有比第一厚度大的第二厚度的第二绝缘层和第二绝缘层上的第二栅极。第二源极区域连接至第一源极区域和第一栅极区域。

在一些实施例中，形成半导体器件的方法包括：提供包括分别与第一晶体管和第二晶体管相关联的第一器件区域和第二器件区域的衬底；在衬底中形成阱；在第一器件区域中形成第一图案化的绝缘层，第一图案化的绝缘层具有第一厚度；在第二器件区域中形成第二图案化的绝缘层，第二图案化的绝缘层具有比第一厚度大的第二厚度；在第一图案化的绝缘层上形成第一栅极；在阱中，第一块状区域和第二块状区域分别形成在第一器件区域和第二器件区域中；分别在第一块状区域和第二块状区域中形成第一源极区域和第二源极区域；以及将第一源极区域、第一栅极和第二源极区域连在一起。

本发明的实施例提供了一种半导体器件，包括：第一晶体管，包括：第一源极区域，位于具有第一浓度的第一块状区域中；和第一栅极；以及第二晶体管，包括：第二源极区域，位于具有比所述第一浓度高的第二浓度的第二块状区域中，所述第二源极区域与所述第一源极区域和所述第一栅极连接。

根据本发明的一个实施例，其中，所述第一晶体管包括具有第一厚度的第一绝缘层，并且所述第二晶体管包括具有第二厚度的第二绝缘层，所述第二厚度大于所述第一厚度。

根据本发明的一个实施例，其中，所述第一晶体管包括具有第一厚度的第一绝缘层，并且所述第二晶体管包括具有第二厚度的第二绝缘层，所述第二厚度等于所述第一厚度。

根据本发明的一个实施例，半导体器件还包括：第一浅沟槽隔离件(STI)和第二浅沟槽隔离件以及所述第一浅沟槽隔离件和所述第二浅沟槽隔离件之间的掺杂区域。

根据本发明的一个实施例，其中，所述掺杂区域用作所述第一晶体管和所述第二晶体管的漏极。

根据本发明的一个实施例，其中，所述第一浓度的范围从5×10¹⁵cm^-3到1×10¹⁶cm^-3，并且所述第二浓度的范围从1.5×10¹⁶cm^-3到2×10¹⁷cm^-3。

根据本发明的一个实施例，其中，所述第一块状区域与所述第一栅极的一部分重叠，并且所述第二块状区域与所述第二栅极的一部分重叠，还包括：限定在所述第一块状区域中的第一沟道和限定在所述第二块状区域中的第二沟道。

本发明的实施例还提供了一种半导体器件，包括：第一晶体管，包括：第一源极区域，位于第一块状区域中；第一绝缘层，具有第一厚度；和第一栅极，位于所述第一绝缘层上；以及第二晶体管，包括：第二源极区域，位于第二块状区域中，所述第二源极区域与所述第一源极区域和所述第一栅极连接；第二绝缘层，具有第二厚度，所述第二厚度大于所述第一厚度；和第二栅极，位于所述第二绝缘层上。

根据本发明的一个实施例，其中，所述第一块状区域具有第一浓度，并且所述第二块状区域具有比所述第一浓度高的第二浓度。

根据本发明的一个实施例，其中，所述第一块状区域具有第一浓度，并且所述第二块状区域具有与所述第一浓度相等的第二浓度。

根据本发明的一个实施例，半导体器件还包括：第一浅沟槽隔离件(STI)和第二浅沟槽隔离件以及所述第一浅沟槽隔离件与所述第二浅沟槽隔离件之间的掺杂区域。

根据本发明的一个实施例，其中，所述掺杂区域用作所述第一晶体管和所述第二晶体管的漏极。

根据本发明的一个实施例，其中，所述第一厚度的范围从25埃到60埃，并且所述第二厚度的范围从100埃到350埃。

根据本发明的一个实施例，其中，所述第一块状区域与所述第一栅极的一部分重叠，并且所述第二块状区域与所述第二栅极的一部分重叠，还包括：限定在所述第一块状区域中的第一沟道和限定在所述第二块状区域中的第二沟道。

本发明的实施例还提供了一种形成半导体器件的方法，所述方法包括：提供包括第一器件区域和第二器件区域的衬底，所述第一器件区域和所述第二器件区域分别与第一晶体管和第二晶体管相关联；在所述衬底中形成阱；在所述第一器件区域中形成第一图案化的绝缘层，所述第一图案化的绝缘层具有第一厚度；在所述第二器件区域中形成第二图案化的绝缘层，所述第二图案化的绝缘层具有比所述第一厚度大的第二厚度；在所述第一图案化的绝缘层上形成第一栅极；在所述阱中，第一块状区域和第二块状区域分别形成在所述第一器件区域和所述第二器件区域中；分别在所述第一块状区域和所述第二块状区域中形成第一源极区域和第二源极区域；以及将所述第一源极区域、所述第一栅极和所述第二源极区域连接在一起。

根据本发明的一个实施例，方法还包括：在所述衬底中形成第一浅槽隔离件(STI)和第二浅槽隔离件；以及在所述阱中，掺杂区域形成在所述第一浅槽隔离件和所述第二浅槽隔离件之间。

根据本发明的一个实施例，其中，所述掺杂区域用作所述第一晶体管和所述第二晶体管的漏极。

根据本发明的一个实施例，其中，所述第一块状区域具有第一浓度，并且所述第二块状区域具有比所述第一浓度高的第二浓度。

根据本发明的一个实施例，其中，所述第一块状区域具有第一浓度，并且所述第二块状区域具有与所述第一浓度相等的第二浓度。

根据本发明的一个实施例，其中，所述第一块状区域与所述第一图案化的绝缘层的一部分重叠，并且所述第二块状区域与所述第二图案化的绝缘层的一部分重叠。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。